JPH0412662B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は制御通信分野、たとえば複数のデータ
が随時発生して、ある一定時間内の状態が不変で
あり、次段の装置が必要とする周期でしかも直列
に順次送信するような直列順序送信装置に関する
ものである。

従来例の構成とその問題点 最近、社会の高度化・複雑化に伴ない多量の情
報を提供できる高度情報通信システムの必要性が
とみに高まつている。前記システムは通常多数の
情報蓄積機器と多数の端末機器を有し、これら機
器の制御及び通信をCPU（セントラル・プロセツ
シング・ユニツト）で行なう形式をとつており、
またネツトワーク化されることもある。このよう
な高度情報通信システムにおいては、通信制御デ
ータも多量複雑になり、伝送速度と信頼性の高い
通信方式が要求され、特に遠距離通信の場合信号
遅延の可能性が大きく、また、データ伝送方式に
ある規則性を持たせる手段を構じることが必要と
なる。

ところが従来のデータ順序送信装置としてはシ
フトレジスタやカウンタを有した同期方式のも
の、あるいはマルチプロセツサシステムにおける
アービタのような非同期式のものである。そのた
め、前者の同期方式のものは、サンプリングクロ
ツクやシフトパルスを必要とし受送信が同期して
いるため直列順序送信周期より速い周期のクロツ
クやシフトパルスは使用できず、またデータの有
無に関わらず全てのデータラインを順序通り確認
する必要があり、データ受信周期の高速化は困難
であつた。さらに送受信を同期化するための同期
信号を必要とした。

また、後者のアービタにおいても全てのセルの
要求信号を確認する必要があり、そのための時間
とシフトパルスを必要とし、データ送信周期の高
速化は困難であつた。

発明の目的 本発明は、上記のような問題点に鑑みてなされ
たもので、その目的とするところは、データ受信
のためのサンプリングクロツクやシフトパルスを
必要とせず高速受・送信が可能であり、しかも受
信と送信とを同期化する同期信号を必要とせず任
意の送信周期に同期して送信できる直列順序送信
装置を提供するものである。

発明の構成 本発明は随時に発生する複数の受信データを一
時記憶する第１のバツフアメモリと、前記第１の
バツフアメモリが記憶した複数の受信データに第
１次の優先順位を与える第１の選択手段と、前記
第１の選択手段が優先的に選択した複数の受信デ
ータを一時記憶する第２のバツフアメモリと、前
記第２のバツフアメモリが記憶した複数の受信デ
ータに第２の優先順位を与える第２の選択手段
と、次段の装置にデータを送信する際、そのデー
タ送信の周期に同期して、前記第１、第２のバツ
フアメモリが記憶した受信データを消去するデー
タ消去手段とを設けることにより、データの受信
周期に依存せず、次段の装置が必要とする任意の
送信周期に同期してデータを送信する送信同期式
送信が可能となり、併せてサンプリングクロツ
ク、シフトパルスあるいは同期信号が不要となつ
たために回路が簡単になり装置が小形となり、更
にあらゆる次段受信装置への対応が容易となる。

実施例の説明 以下、本発明の一実施例について図面を参照し
ながら説明する。

なお本発明の一実施例としてVTR制御装置
（以下VTRCと略す）に適用した場合について説
明する。

第１図にVTR制御システム構成図を示し、第
２図に上記システムを制御するために必要とする
通信データ及び信号の種類とそれらの流れを表わ
したVTR制御システム通信図を示す。

第１図、第２図において、VTRC２０は、
CPU１０からのコマンドデータを受信し、その
データに基づいてたとえば24台のVTR群３０へ
スイツチ信号５１イ〜７４イを送出し、24台の
VTR群３０のVTRの動態を表わすLAMP信号５
１ロ〜７４ロと、VTRテープの走行位置を表わ
すCue（キユー）トーン５１ハ〜７４ハとを受信
し、VTRの動態変化とCue信号をステータスデ
ータとしてCPU１０へ送信するとともに、VTR
の動態を表示する。ここで、第２図に示すように
コマンドデータはSTB（シトローブ）信号４２と
VTRアドレス・コマンド４３とからなり、また
ステータスデータはiRT（割込み）信号４４と
VTRアドレス・ステータス４５とからなる。さ
らに第３図にCPU−VTRC間の通信データのビ
ツトマツプを示す。ここで上りデータＢ、下りデ
ータＡ共にVTRアドレス４３ａ，４５ａのみが
２進数であり他はビツト対応となつている。また
ACK（Acknowledge）信号４６はCPU１０がス
テータスデータの受信を完了した時に発生し、
RDY（Ready）信号４１はVTRC２０が受信可能
な状態を示す。尚、上記システムにおいては４種
類のコマンドと５種類のステータスを通信してい
る。

上記のような構成において、まずCPU１０か
ら送信されたコマンドデータはレシーバ１００で
受信される。レシーバ１００はコマンドデータ内
のVTRアドレス４３ａを復合し、各VTRさらに
各コマンド４３ｂごとのスイツチ信号１４１を生
成する。このスイツチ信号１４１はVTRスイツ
チアイソレータ２００に伝送される。VTRスイ
ツチアイソレータ２００はVTRC２０とVTR群
３０を電気的に絶縁するとともに信号レベルを変
換し、VTRスイツチ信号２３１をVTR群３０の
各VTRへ送出する。

一方、各VTRの動態を示すVTRLAMP信号３
１１はVTRLAMPアイソレータ３００へ入力さ
れる。このアイソレータ３００はVTR群３０と
VTRC２０を電気的に絶縁して信号レベルを変
換するとともに、ステータス４５ｂのうちの
STOP信号とPLAY信号を生成し、ステータス信
号３４１をステータス表示器４００とトランスミ
ツタ６００とへ伝送する。尚、このステータス信
号３４１はVTRの動態変化に同期して変化する
信号であり、VTRが一つの動態を維持する間そ
のステータス信号３４１も保持され変化しない。
また、VTRテープの走行位置を表わすCueトー
ン５１１はCue信号発生器５００へ入力される。
そこでCue信号発生器５００はVTR群３０の各
VTRの音声出力端子とVTRC２０を電気的に絶
縁するとともに音声信号レベルを増幅し、また前
記音声信号を検出するとともにその持続時間を確
認して設定時間以上の信号であればTTLレベル
のCue信号５４１を生成し、さらにCue信号５４
１をトランスミツタ６００へ伝送する。

そして最後に、トランスミツタ６００は複数の
ステータス信号３４１と複数のCue信号５４１を
随時にかつ並列して受信する。この受信によりト
ランスミツタ６００は受信した信号を符号化、す
なわち受信信号の発生源であるVTR群３０の中
のVTRを区別するためのVTRアドレス４５ａを
生成し、またiRT信号４４を生成するとともに
ACK信号４６に同期してステータスデータを送
信し、さらにACK信号４６を受信しない場合は
設定された周期でステータスデータを送信する。
このステータスデータはCPU１０に同期して
CPU１０へ送信される。

以上のようにVTR制御システムの制御通信が
行なわれる。

次にトランスミツタ６００のブロツクと信号の
流れを示した第４図に基づいて、トランスミツタ
６００の各部の動作を説明する。

まず、上記の複数のステータス信号３４１と
Cue信号５４１は各々独立した入力バツフア７１
０に並列して入力される。これらステータス信号
３４１とCue信号５４１は、随時に発生しVTR
が一つの動態を維持するある一定時間は保持され
変化しないという性質を持つ信号である。従つて
複数の信号を同時に受信する場合も考慮せねばな
らない。

次に、ステータス信号３４１とCue信号５４１
は入力バツフア７１０を介してプライオリテイ転
送回路８００の中の第１段目のバツフアメモリ８
１０の各セルのCK（クロツク）端子に入力され
る。ここで、当システムにおいては、バツフアメ
モリ８１０の各セルのＤ（データ）端子は使用し
ていないので、ステータス信号３４１とCue信号
５４１はその発生と同時にバツフアメモリ８１０
の各セルに記憶され、さらに各セルの出力はプラ
イオリテイ機能を有する第１次ライン選択素子８
２０へ入力される。ライン選択素子８２０はあら
ゆる時点で、同時に入力された複数の信号のうち
あらかじめ決められた優先順位に従つて最優先の
信号のみを出力する。ライン選択素子８２０の出
力信号は第２段目のバツフアメモリ８３０の各セ
ルCK端子に入力され記憶される。ここでもバツ
フアメモリ８３０のＤ端子は使用していない。バ
ツフアメモリ８３０の出力信号はプライオリテイ
機能を有するエンコーダ８４０に入力される。当
システムではエンコーダ８４０を第２次のライン
選択素子として使用している。ここで、前記のよ
うに、第１次ライン選択素子８２０で設定するラ
イン優先順位はエンコーダ８４０で決定するライ
ン優先順位と全く逆の順位となつている。（以上
の中で、バツフアメモリ８１０、第１次ライン選
択素子８２０、バツフアメモリ８３０とエンコー
ダ８４０とから構成される部分がプライオリテイ
転送回路８００であり、その具体的な基本回路を
第５図に示す。） ここで第２次ライン選択素子８４０の優先順位
を第１次ライン選択素子８２０の優先順位と逆に
している理由を説明する。

第１次ライン選択素子８２０にその時点で入力
されている信号のうち、最優先の信号例えばＳ３
は、第２段目のバツフアメモリ８３０に記憶さ
れ、エンコーダ８４０に入力されてCPUへ出力
される。ここでもしＳ３のデータをCPUが読み
込む前に第１次ライン選択素子８２０の入力点で
Ｓ３よりも優先順位の高いＳ１が入力された場
合、第１次ライン選択素子８２０の出力ラインは
Ｓ１に変化し、第２段目のバツフアメモリ８３０
に記憶される。（なお第１次ライン選択素子８２
０の入力点でＳ３よりも優先順位の低いＳ４が入
力された場合、第１次ライン選択素子８２０の出
力ラインは変化せず、第２段目のバツフアメモリ
８３０の記憶内容には変化を与えない）。第２段
目のバツフアメモリ８３０からはＳ１とＳ３が出
力されるが、第２次ライン選択素子８４０の優先
順位を第１次ライン選択素子８２０の優先順位と
逆にしているため（すなわちＳ３の方がＳ１より
優先順位が高い）、エンコーダ８４０の出力には
Ｓ１は現われず、Ｓ３のデータを消失させること
なくそのまま出力させることができる。

すなわち逆順の優先順位の働きは、優先順位の
高い信号が後からきて第２段目のバツフアメモリ
８３０に記憶されても（優先順位の低い信号は第
１次ライン選択素子８２０の働きにより、第２段
目のバツフアメモリ８３０には入力されない）第
２次ライン選択素子８４０の働きにより、第２段
目のバツフアメモリ８３０に入力された順に出力
される。

次に、エンコーダ８４０で符号化された出力信
号即ちアドレス信号８４０ａと、GS（Groupe
Select）出力信号８４０ｂはともに出力バツフア
７６０を介して、なお、その際アドレス信号８４
０ａはVTRアドレス４５ａの下位３桁の信号と
して、またGS出力信号８４０ｂはステータス４
５ｂの１つとしてCPU１０へ送信される。一方、
アドレス信号８４０ａとGS信号８４０ｂはクリ
アデータメモリ７４０へ記憶すべきデータとして
転送される。さらに、GS信号８４０ｂはアドレ
ススイツチ７２０を介して第２次エンコーダ７３
０へ入力される。ここでアドレススイツチ７２０
はVTR群３０をVTR8台ずつにグループ分けし
てそのグループNo.をあらかじめ設定するためのマ
ニユアルスイツチである。またエンコーダ７３０
は、アドレススイツチ７２０で設定されたライン
の信号を符号化し、エンコーダ７３０で符号化さ
れた出力信号は出力バツフア７６０を介して
VTRアドレス４５ａの上位３桁の信号として
CPU１０へ送信される。次に、エンコーダ７３
０のGS信号は割込制御器９００へ入力され、こ
れをトリガーとして発生するワンシヨツトパルス
が出力バツフア７６０へ入力されiRT信号として
CPU１０へ送信され、一方上記ワンシヨツトパ
ルスはクリアデータメモリ７４０のクロツク端子
へ入力され、エンコーダ８４０のアドレス信号８
４０ａとGS信号８４０ｂとを前記クリアデータ
メモリ７４０が記憶するためのクロツク信号とな
る。そして、クリアデータメモリ７４０で記憶さ
れた信号はデータクリア信号発生器７５０の出力
ライン選択端子へ入力される。次に、CPU１０
はステータスデータの受信を完了した時ACK信
号４６をトランスミツタ６００へ送信し、ACK
信号４６は入力バツフア７１０を介して割込制御
器９００に入力される。このACK信号４６をト
リガーとして発生したワンシヨツトパルスはデー
タクリア信号発生器７５０のEnable端子に入力
され、これをトリガーとしてデータクリア信号発
生器７５０はデータクリア信号７５１を発生し、
そのデータクリア信号はバツフアメモリ８１０，
８３０へ送信され、CPU１０へ送信したステー
タスデータ対応するステータス信号を記憶してい
るそれぞれのセルのデータをクリアする。以上の
ような割込制御器９００は、ステータス信号に同
期してステータスデータをCPU１０へ送信し、
またACK信号４６に同期してステータス信号を
クリアする。ここで、トランスミツタ６００が
iRT信号４４を発生しバツフアメモリ８１０，８
３０の記憶データをクリアするまでの時間を１単
位とした場合、この単位時間に複数のステータス
信号をトランスミツタ６００が受信した場合にお
いては、割込制御器９００が送信済みのステータ
ス信号をクリアすると同時にエンコーダ８４０か
ら次の優先順位にあるステータス信号が出力さ
れ、上述と同じ手順を経てステータスデータが
CPU１０へ送信される。このようにして、ステ
ータスデータがACK信号４６に同期して順次送
信されるわけである。

以下、この送信同期式直列順序送信方式に関し
て、図面をもとに詳述する。

第５図に、プライオリテイ転送回路８００の基
本回路を示す。この回路の入力信号Ｓ１〜Ｓ８は
ステータス信号３４１である。第１段目のバツフ
アメモリ８１０は８個のセルを有し、それぞれの
CK（クロツク）端子にはステータス信号３４１が
入力バツフア７１０を介して入力され、またそれ
ぞれのＤ（データ）端子は＋5Vにプルアツプされ
ている。これにより、ステータス信号Ｓ１〜Ｓ８
が発生すると同時にバツフアメモリ８１０の各セ
ルに記憶されることになり、サンプリングクロツ
クを必要とせずこの回路を含むトランスミツタ６
００の送信周期に同期する必要もなくデータの収
集が可能である。次に、ステータス信号はバツフ
アメモリ８１０に記憶されると同時に、その出力
Ｑ１〜Ｑ８はプライオリテイ機能を有する第１次
ライン選択素子８２０へ入力される。このライン
選択素子８２０は、入力信号の出力優先順位を決
定し、あらゆる時点で即ち新しい信号が入力され
た時点でも常にその時点での最上位の入力信号の
みを出力する。従つて、新しい入力信号の順位が
既に入力されている複数の信号の全ての順位より
高ければ新しい入力信号が出力されることにな
り、この場合はステータス信号入力時点でライン
選択素子８２０の出力信号が変化することにな
る。また、複数の入力信号の中で最上位の入力信
号が消滅すると次順位の入力信号が出力されるこ
とになり、この場合はバツフアメモリ８１０に記
憶されたステータス信号が消去された時点でライ
ン選択素子８２０の出力信号が変化することにな
る。ここで、CPU１０へ送信するVTRアドレ
ス・ステータス４５はCPUのデータ読取り期間
中は保持されなければならない。ライン選択素子
８２０への新入力信号が既入力信号の全ての順位
より高い場合、新入力信号の入力時点で出力され
ている信号を消失することなく確実に送信するた
めに付加したものが第２段目のバツフアメモリ８
３０とプライオリテイ機能を有するエンコーダ８
４０である。ライン選択素子８２０の信号出力の
優先順位はＹ１が最も高く、以下順次順位が低く
なりＹ８が最も低く設定されている。従つて、Ｙ
１〜Ｙ８に対応するステータス信号Ｓ１〜Ｓ８の
第１次の優先順位はＳ１が最も高く以下順次順位
が低くなりＳ８が最も低い。これらの出力信号Ｙ
１〜Ｙ８はバツフアメモリ８３０のCK１〜CK８
に入力される。バツフアメモリ８３０のデータ入
力端子Ｄ１〜Ｄ８は＋5Vにプルアツプされてい
るので、CK１〜CK８に信号が入力されると同時
にそれらの信号はバツフアメモリ８３０の〜
の各セルに記憶されると同時に１〜８から出
力される。そしてバツフアメモリ８３０の出力信
号１〜８はエンコーダ８４０の入力端子０〜
７に入力される。このエンコーダ８４０は入力信
号の出力優先順位を決定し、最上位の入力信号を
２進数に符号化して出力する。従つて、バツフア
メモリ８３０に蓄積されている複数の信号のうち
エンコーダ８４０で決定された順位の最上位の信
号のみ出力され、前記ライン選択素子８２０の出
力信号が変化してもバツフアメモリ８３０に蓄積
された信号が消去されない限り、エンコーダ８４
０の出力信号は変化しない。また、バツフアメモ
リ８３０が保持している最上位の信号が消去され
ると次順位の信号が２進数に符号化して出力され
る。ここで、エンコーダ８４０の入力信号０〜７
の出力優先順位はライン選択素子８２０の順位と
は全く逆に設定されており、７が最も高く以下順
次順位が低くなり０が最も低い。従つて０〜７に
対応するステータス信号Ｓ１〜Ｓ８の第２次の優
先順位はＳ８が最も高く以下順次順位が低くなり
Ｓ１が最も低い。このようにステータス信号Ｓ１
〜Ｓ８の出力優先順位を第１次と第２次とでは全
く逆に設定することにより、CPU１０のデータ
読取り期間中はそのデータを保持することが可能
になるわけである。このプライオリテイ転送方式
を以下具体的に説明する。

まず、複数のステータス信号Ｓ１〜Ｓ８が第１
次優先順位通りまたは同時に入力された場合、全
ての信号がバツフアメモリ８１０に蓄積され、ラ
イン選択素子８２０に入力される。そして、第１
次優先順位の最上位の信号のみがライン選択素子
８２０から出力され、バツフアメモリ８３０に蓄
積されるとともにエンコーダ８４０に入力され２
進数に符号化されてCPU１０へ送信される。そ
してCPU１０の受信が完了するとCPU１０は
ACK信号４６をトランスミツタ６００へ送信し、
ACK信号４６受信と同時にデータクリア信号発
生器７５０はデータクリア信号７５１を発生す
る。このデータクリア信号７５１はさきほど送信
した最上位の信号を消去するためのもので、最上
位の信号を蓄積しているバツフアメモリ８１０及
び８３０のセルのCLR端子に同時に入力され、
最上位の信号は消去される。最上位の信号が消去
されると次順位の信号がライン選択素子８２０よ
り出力され、バツフアメモリ８３０に蓄積される
とともにエンコーダ８４０より出力される。この
ようにして順次信号はCPU１０へ送信される。
次に、複数のステータス信号Ｓ１〜Ｓ８が第２次
優先順位通り、即ち第１次優先順位とは逆順に入
力された場合、全ての信号がバツフアメモリ８１
０に蓄積されるとともにライン選択素子８２０か
ら全て出力される。そして全ての信号がバツフア
メモリ８３０に蓄積されるとともにエンコーダ８
４０に全て入力される。ここで、エンコーダ８４
０は複数の入力信号のうち第２次優先順位の最上
位の信号のみを出力する。従つてこの場合、ライ
ン選択素子８２０の出力は新しい信号が入力され
ると同時に変化するが、全ての入力信号がバツフ
アメモリ８３０に蓄積されているためエンコーダ
８４０の出力は変化せず、前述の場合と同様にし
てACK信号４６をトランスミツタ６００が受信
し、送信データに対応するバツフアメモリ８１０
及び８３０の蓄積信号をデータクリア信号７５１
が消去するまでエンコーダ８４０の出力信号は保
持される。そして、エンコーダ８４０の最上位の
入力信号が消去されると次順位の入力信号がエン
コーダ８４０より出力される。このようにして全
ての信号が順次CPU１０へ送信される。

最後に信号送信期間中即ち１つの信号がエンコ
ーダ８４０よりCPU１０へ送信された時点から、
CPU１０が受信を完了してACK信号４６を送信
し、データクリア信号７５１によりその送信信号
をクリアするまでの期間に複数のステータス信号
Ｓ１〜Ｓ８が入力された場合を考える。この場合
は、第１次優先順位が送信中の信号よりも上位の
入力信号のプライオリテイ転送は前述の２つの場
合と同様である。しかし、送信中の信号より第１
次優先順位が下位の信号が入力された場合、それ
ら下位の複数の信号は、それらの入力順序の如何
にかかわらず全てライン選択素子８２０でせき止
められ第１次優先順位通りの転送となる。

以上のように、ステータス信号Ｓ１〜Ｓ８の送
信順序は第１次あるいは第２次のプライオリテイ
機能で決定され、ステータス信号の発生する順序
及び時刻にかかわらずCPU１０のデータ読取り
期間中は１つの送信データのみが保持され、
CPU１０が送信するACK信号４６に同期して即
ち送信同期方式で全てのステータス信号が順次送
信される。

発明の効果 以上のように本発明は、第１段目のバツフアメ
モリは随時に発生しある一定時間は状態が不変で
ある複数のデータの受信を可能にし、さらにプラ
イオリテイ機能を有する第１のライン選択手段と
組み合せることにより、データ採取のためのサン
プリングクロツクやシフトパルスを必要とせずデ
ータラインの確認はデータ発生ラインのみで良い
ため、複数データの高速及び同時受信を可能にで
きる。さらに、第２のバツフアメモリとプライオ
リテイ機能を有する第２のライン選択手段とを設
けることにより、送信用のシフトパルスを必要と
せず無信号のデータラインは確認する必要がない
のでデータ送信の高速化が可能となる。また、以
上のようにバツフアメモリとプライオリテイ機能
を有するライン選択手段の組み合せを２段階に配
することにより、データの受信周期に依存せず次
段の装置が必要とする任意の送信周期に同期して
データを送信する送信同期式送信が可能となり、
さらに、送信周期に同期して第１・２のバツフア
メモリのデータを同時に消去する機能を有するデ
ータ消去手段を配することにより、受送信同期化
のための同期信号を不要にできる。そして、この
ようにサンプリングクロツクやシフトパルスある
いは同期信号が不要となつたため、回路が簡単に
なり装置も小形となり、ノイズによる誤動作の発
生確率も低くなり、さらにはあらゆる次段受信装
置への対応が容易になる等、その効果は大なるも
のである。

【図面の簡単な説明】

第１図は本発明の一実施例における直列順序送
信装置を適用するVTR制御システムのブロツク
構成図、第２図は同VTR制御システムの要部ブ
ロツク構成図、第３図Ａ，ＢはCPU−VTRC通
信データビツトマツプを示す図、第４図はトラン
スミツタのブロツク構成図、第５図はプライオリ
テイ転送基本回路のブロツク構成図である。 １０……CPU、２０……VTR制御装置、６０
０……トランスミツタ、８００……プライオリテ
イ転送回路、８１０……第１段目バツフアメモ
リ、８２０……ライン選択素子、８３０……第２
段目バツフアメモリ、８４０……エンコーダ。

Claims (1)

【特許請求の範囲】
1. １ 随時に発生する複数の受信データを一時記憶
   する第１のバツフアメモリと、前記第１のバツフ
   アメモリが記憶した複数の受信データに第１次の
   優先順位を与える第１の選択手段と、前記第１の
   選択手段が優先的に選択した複数の受信データを
   一時記憶する第２のバツフアメモリと、前記第２
   のバツフアメモリが記憶した複数の受信データに
   第２の優先順位を与える第２の選択手段と、次段
   の装置にデータを送信する際、そのデータを送信
   の周期に同期して、前記第１、第２のバツフアメ
   モリが記憶した受信データを消去するデータ消去
   手段とを具備し、随時に発生し前記次段の装置へ
   のデータ送信の周期の数周期分の時間以上状態が
   不変である前記複数のデータの並列受信を行な
   い、そのデータ受信周期に依存せず次段の装置が
   必要とする任意の送信周期に同期してデータを送
   信することを特徴とする直列順序送信装置。