JPH0412663B2

JPH0412663B2 -

Info

Publication number: JPH0412663B2
Application number: JP58033547A
Authority: JP
Inventors: Masataka Mihara
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1983-03-01
Filing date: 1983-03-01
Publication date: 1992-03-05
Also published as: JPS59158656A

Description

【発明の詳細な説明】産業上の利用分野本発明は制御通信分野、たとえば複数のデータ
が随時発生して、ある一定時間内の状態が不変で
あり、次段の装置が必要とする周期でしかも直列
に順次送信するような直列データ受信装置に関す
るものである。

従来例の構成とその問題点最近、社会の高度化・複雑化に伴ない多量の情
報を提供できる高度情報通信システムの必要性が
とみに高まつている。前記システムは通常多数の
情報蓄積機器と多数の端末機器を有し、これら機
器の制御及び通信をCPU（セントラル・プロセツ
シング・ユニツト）で行なう形式をとつており、
またネツトワーク化されることもある。このよう
な高度情報通信システムにおいては、通信制御デ
ータも多量複雑になり、伝送速度と信頼性の高い
通信方式が要求され、特に遠距離通信の場合信号
遅延の可能性が大きく、また、データ伝送方式に
ある規則性を持たせる手段を構じることが必要と
なる。

ところが従来の直列データ送信装置としてはシ
フトレジスタやカウンタを有した同期方式のもの
あるいは、マルチプロセツサシステムにおけるア
ービタのような非同期式のものである。そのため
前者の同期方式のものは、サンプリングクロツク
やシフトパルスを必要とし受送信が同期している
ため直列送信周期より速い周期のクロツクやシフ
トパルスは使用できず、またデータの有無に関わ
らず全てのデータラインを確認する必要があり、
データ受信周期の高速化は困難であつた。さらに
送受信を同期化するための周期信号を必要とし
た。

また、後者のアービタにおいても全てのセルの
要求信号を確認する必要があり、そのための時間
とシフトパルスを必要とし、データ送信周期の高
速化は困難であつた。

発明の目的本発明は、上記のような問題点に鑑みてなされ
たもので、その目的とするところは、データ受信
のためのサンプリングクロツクやシフトパルスを
必要とせず高速受・送信が可能であり、しかも受
信と送信とを同期化する同期信号を必要とせず任
意の送信周期に同期して送信でいる直列送信装置
を提供するものである。

発明の構成本発明は、受信データ用の第１のラツチ手段
と、第１のプライオリテイライン選択手段と、第
２次プライオリテイ用の第２のラツチ手段と、第
のプライオリテイライン選択手段と、クリアデー
タメモリと、データクリア信号発生手段と、割込
制御器とを具備する装置に関するもので、任意の
送信周期に同期してあるいは自己周期によりデー
タを送信する割込み制御機器を有することを特徴
とするものである。

すなち前記第１のラツチ手段は受信データをの
発生と同時に記憶し、ある一定時間内において状
態が不要である複数のデータの受信と高速・同時
受信とを可能にする。また前記第１のライン選択
手段は前記第１のラツチ手段が記憶したデータの
第１次の優先順位を決定し、一番優先順位の高い
データのみを転送する。前記第２のラツチ手段は
前記第１のライン選択手段が選択したデータを一
定時間記憶し、データ送信が完了しないうちに前
記第１のライン選択手段の出力信号が変化しても
データを消失することなく転送することを可能に
する。前記第２のライン選択手段は前記第２のラ
ツチ手段が記憶したデータの第２次の優先順位を
決定し、一番優先順位の高いデータのみを送信す
る。但し、第１次の優先順位と第２次のそれとは
全く逆になつており選択されたデータはその送信
が完了するまで保持される。前記クリアデータ記
憶手段はCPUへ送信したデータを記憶し前記デ
ータクリア信号発生手段へ送信する。このデータ
クリア信号発生手段はCPUが受信完了した時点
で、CPUが受信したデータをクリアする信号を
発生し前記第１・２のラツチ手段へ送信する。前
記割込制御手段はCPUからのACに信号を受信し
それに同期して割込み信号を発生するとともに、
前記クリアデータ記憶手段とデータクリア信号発
生手段を制御し、またACK信号を受信しない場
合は自己周期により割込み制御を行なう。

以上のような構成により、データの受信周期に
依存せず、次段の装置が必要とする任意の送信周
期に同期してデータを送信する送信同期式送信が
可能となり、併せてサンプリングクロツク、シフ
トパルスあるいは同期信号が不要となつたために
回路が簡単になり装置が小形となり、更にあらゆ
る次段受信装置への対応が容易となる。

実施例の説明以下、本発明の一実施例について図面を参照し
ながら説明する。

なお本発明の一実施例としてVTR制御装置
（以下VTRCと略す）に適用した場合について説
明する。

第１図にVTR制御システム構成図を示し、第
２図に上記システムを制御するために必要とする
通信データ及び信号の種類とそれらの流れを表わ
したVTR制御システム通信図を示す。

第１図、第２図において、VTRC２０は、
CPU１０からのコマンドデータを受信し、その
データに基づいてたとえば24台のVTR群へスイ
ツチ信号５１イ〜７４イを選出し、24台のVTR
群３０のVTRの動態を表わすLAMP信号５１ロ
〜７４ロと、VTRテープの走行位置を表わす
Cue（キユー）トーン５１ハ〜７４ハとを受信し、
VTRの動態変化とCue信号をステータスデータ
としてCPU１０へ送信するとともに、VTRの動
態を表示する。ここで、第２図に示すようにコマ
ンドデータはSTB（ストローブ）信号４２と
VTRアドレス・コマンド４３とからなり、また
ステータスデータはiRT（割込み）信号４４と
VTRアドレス・ステータス４５とからなる。さ
らに第３図にCPU−VTRC間の通信データのビ
ツトアツプを示す。ここで上りデータＢ、下りデ
ータＡ共にVTRアドレス４３ａ，４５ａのみが
２進数であり他はビツト対応となつている。また
ACK（Acknowledge）信号４６はCPU１０がス
テータスデータの受信を完了した時に発生し、
RDY（Ready）信号４１はVTRC２０が受信可能
な状態を示す。尚、上記システムにおいて４種類
のコマンドと５種類のステータスを通信してい
る。

上記のような構成において、まずCPU１０か
ら送信されたコマンドデータはレシーバ１００で
受信される。レシーバ１００はコマンドデータ内
のVTRアドレス４３ａを復合し、各VTRさらに
各コマンド４３ｂごとのスイツチ信号１４１を生
成する。このスイツチ信号１４１はVTRスイツ
チアイソレータ２００に伝送される。VTRスイ
ツチアイソレータ２００はVTRC２０とVTR群
３０を電気的に絶縁するとともに信号レベルを変
換し、VTRスイツチ信号２３１をVTR群３０の
各VTRへ選出する。また、各VTRの動態を示す
VTRLAMP信号３１１はVTRLAMPアイソレ
ータ３００へ入力される。このアイソレータ３０
０はVTR群３０とVTRC２０を電気的に絶縁し
て信号レベルを変換するとともに、ステータス４
５６のうちのSTOP信号とPLAY信号を生成し、
ステータス信号３４１をステータス表示器４００
とトランスミツタ６００へと伝送する。尚、この
ステータス信号３４１はVTRの動態変化に同期
して変化する信号であり、VTRが一つの動態を
維持する間そのステータス信号３４１も保持され
変化しない。また、VTRテープの走行位置を表
わすCueトーン５１１はCue信号発生器５００へ
入力される。このCue信号発生器５００はVTR
群３０の各VTRの音声出力端子とVTRC２０を
電気的に絶縁するとともに音声信号レベルを増幅
し、また前記音声信号を検出するとともにその持
続時間を確認して設定時間以上の信号であれば
TTLレベルのCue信号５４１を生成し、さらに
Cue信号５４１をトランスミツタ６００へ伝送す
る。

そして最後に、トランスミツタ６００は複数の
ステータス信号３４１と複数のCue信号５４１を
随時にかつ並列して受信する。この受信によりト
ランスミツタ６００は受信した信号を符号化、即
ち受信信号の発生源であるVTR群３０の中の
VTRを区別するためのVTRアドレス４５ａを生
成し、またiRT信号４４を生成するとともに
ACK信号４６に同期してステータスデータを送
信し、さらにACK信号４６を受信しない場合に
設定された周期でステータスデータを送信する。
このステータスデータはCPU１０に同期して
CPU１０へ送信される。

以上のようにしてVTR制御システムの制御通
信が行なわれる。

以下、トランスミツタ６００のブロツクと信号
の流れを示した第５図に基づいて、トランスミツ
タ６００の各部の動作を説明する。

まず、上記の複数のステータス信号３４１と
Cue信号５４１は各々独立した入力バツフア７１
０に並列して入力される。これらステータス信号
３４１とCue信号５４１は、随時に発生しVTR
が一つの動態を維持するある一定時間は保持され
変化しないという性質を持つ信号である。従つて
複数の信号を同時に受信する場合も考慮せねばな
らない。

次に、ステータス信号３４１とCue信号５４１
は入力バツフア７１０を介してプライオリテイ転
送回路８００の中の第１次ラツチ素子８１０の各
セルのCK（クロツク）端子に入力される。ここ
で、当システムにおいては、ラツチ素子８１０の
各セルのＤ（データ）端子は使用していないので、
ステータス信号３４１とCue信号５４１はその発
生と同時にラツチ素子８１０の各セルに記憶され
さらに各セルの出力はプライオリテイ機能を有す
る第１次ライン選択素子８２０へ入力される。ラ
イン選択素子８２０はあらゆる時点で、同時に入
力された複数の信号のうちあらかじめ決められた
優先順位に従つて最優先の信号のみを出力する。
ライン選択素子８２０の出力信号は第２次ラツチ
素子８３０の各セルのCK端子に入力され記憶さ
れる。ここでもラツチ素子８３０の出力信号はプ
ライオリテイ機能を有するエンコーダ８４０に入
力される。当システムではエンコーダ８４０を第
２次のライン選択素子として使用している。ここ
で、前述のように、第１次ライン選択素子８２０
で決定するライン優先順位はエンコーダ８４０で
決定するライン優先順位と全く逆の順位となつて
いる。

ここで第２次ライン選択素子８４０の優先順位
を第１次ライン選択素子８２０の優先順位と逆に
している理由を説明する。

第１次ライン選択素子８２０にその時点で入力
されている信号のうち、最優先の信号例えばＳ３
は、第２段目のバツフアメモリ８３０に記憶さ
れ、エンコーダ８４０に入力されてCPUへ出力
される。ここでもしＳ３のデータをCPUが読み
込む前に第１次ライン選択素子８２０の入力点で
Ｓ３よりも優先順位の高いＳ１が入力された場
合、第１次ライン選択素子８２０の出力ラインは
Ｓ１に変化し、第２段目バツフアメモリ８３０に
記憶される。（なお第１次ライン選択素子８２０
の入力点でＳ３よりも優先順位の低いＳ４が入力
された場合、第１次ライン選択素子８２０の出力
ラインは変化せず、第２段目のバツフアメモリ８
３０の記憶内容には変化を与えない）。第２段目
のバツフアメモリ８３０からはＳ１とＳ３が出力
されるが、第２次ライン選択素子８４０の優先順
位を第１次ライン選択素子８２０の優先順位と逆
にしているため（すなわちＳ３の方がＳ１より優
先順位が高い）、エンコーダ８４０の出力にはＳ
１は現われず、Ｓ３のデータを消失させることな
くそのまま出力させることができる。

すなわち逆順の優先順位の働きは、優先順位の
高い信号が後からきて第２段目のバツフアメモリ
８３０に記憶されても（優先順位の低い信号は第
１次ライン選択素子８２０の働きにより、第２段
目のバツフアメモリ８３０には入力されない）第
２次ライン選択素子８４０の働きにより、第２段
目のバツフアメモリ８３０に入力された順に出力
される。

次に、エンコーダ８４０で符号化された出力信
号即ちアドレス信号８４０ａと、GS（Groupe
Select）出力信号８４０ｂはともに出力バツフア
７６０を介してCPU１０へ送信される。

なお、その際アドレス信号８４０ａはVTRア
ドレス４５ａの下位３桁の信号として、またGS
出力信号８４０ｂはステータス４５ｂの一つとし
てCPU１０へ送信される。一方、アドレス信号
８４０ａとGS信号８４０ｂはクリアデータメモ
リ７４０へ記憶すべきデータとして転送される。
さらに、GS信号８４０ｂはアドレススイツチ７
２０を介して第２次エンコーダ７３０へ入力され
る。ここでアドレススイツチ７２０はVTR群３
０をVTR8台ずつにグループ分けしてそのグルー
プNo.をあらかじめ設定するためのマニユアルスイ
ツチである。またエンコーダ７３０は、アドレス
スイツチ７２０で設定されたライン信号を符号化
しエンコーダ７３０で符号化された出力信号は出
力バツフア７６０を介してVTRアドレス４５ａ
の上位３桁の信号としてCPU１０へ送信される。
次に、エンコーダ７３０のGS信号は割込制御器
９００へ入力され、これをトリガーとして発生す
るワンシヨツトパルスが出力バツフア７６０へ入
力されiRT信号としてCPU１０へ送信され、一
方上記ワンシヨツトパルスはクリアデータメモリ
７４０のクロツク端子へ入力され、エンコーダ８
４０のアドレス信号８４０ａとGS信号８４０ｂ
とを前記クリアデータメモリ２４０が記憶するた
めのクロツク信号となる。そして、クリアデータ
メモリ７４０で記憶された信号はデータクリア信
号発生器７５０の出力ライン選択端子へ入力され
る。次に、CPU１０はステータスデータの受信
を完了した時ACK信号４６をトランスミツタ６
００へ送信し、ACに信号４６は入力バツフア７
１０を介して割込制御器９００に入力される。こ
のACK信号４６をトリガーとして発生したワン
シヨツトパルスはデータクリア信号発生器７５０
のEnable端子に入力され、これをトリガーとし
てデータクリア信号発生器７５０はデータクリア
信号７５１を発生し、そのデータクリア信号はラ
ツチ素子８１０，８３０へ送信され、CPU１０
へ送信したステータスデータに対応するステータ
ス信号を記憶しているそれぞれのセルのデータを
クリアする。以上のように割込制御器９００は、
ステータス信号に同期してステータスデータを
CPU１０へ送信し、またACK信号４６に同期し
てステータス信号をクリアする。ここで、トラン
スミツタ６００がiRT信号４４を発生しラツチ素
子８１０，８３０の記憶データをクリアするまで
の時間を１単位とした場合、この単位時間に複数
のステータス信号をトランスミツタ６００が受信
した場合においては、割込制御器９００が送信済
みのステータス信号をクリアすると同時にエンコ
ーダ８４０から次の優先順位にあるステータス信
号が出力され、上述と同じ手順を経てステータス
データがCPU１０へ送信される。このようにし
て、ステータスデータがACK信号４６に同期し
て順次送信されるわけである。

以下、この送信同期式直列データ送信方式に関
して、図面をもとに詳述する。

第６図に割込制御回路の信号フローチヤートを
示す。第２次ラツチ素子８３０に蓄積されたステ
ータス信号８３１は全てプライオリテイエンコー
ダ８４０に入力され、その中で第２次優先順位の
一番高い信号のみが出力される。その出力信号は
２進数に符号化された信号８４０a₀〜a₂と、入力
信号の有無を示すGS（Groupe Select）信号８４
０ｂとして出力される。このGS信号８４０ｂは
ステータス信号８３１を発生したVTRが所属す
るグループを示す信号であり、またステータス信
号８３１は同一種類の信号、例えば全てプレイ
（PLAY）のステータス信号であるためにCPU１
０へ送信するステータス４５６でもある。一方、
２進数の信号８４０a₀〜a₂は同一グループ内の
VTRの相対アドレスを示す信号であり、CPU１
０へ送信するVTRアドレス４５ａの下３桁とし
て送信される。これら４つの信号、GS信号８４
０ｂと２進数信号８４０a₁〜a₂はクリアデータメ
モリ２４０に伝送され、ある時点から一定期間ク
リアデータメモリ７４０にラツチされる。さらに
GS信号８４０ｂはデータクリア信号発生器７５
０をイネーブル（Enable）するとともにアドレ
ススイツチ７２０に伝送される。このアドレスス
イツチ７２０はステータス信号８３１を発生した
VTRが所属するグループNo.をあらかじめ設定し
ておくためのものであり、上記GS信号８４０ｂ
はアドレススイツチ７２０により設定されたライ
ンに対応するエンコーダ７３０の入力端子に入力
される。そしてエンコーダ７３０はGS信号８４
０ｂを２進数に符号化した信号と入力信号の有無
を示すGS信号７３０ｂを出力する。前者の２進
数信号はCPU１０へ送信するVTRアドレス４５
ａの上位３桁の信号としてCPU１０へ送信され
る。一方後者のGS信号７３０ｂは割込制御器９
００のトリガー入力端子１Ａに入力される。ここ
で、割込制御器９００は単安定マルチバイブレー
タを２回路内蔵した素子であり、それぞれ２つの
トリガー入力端子Ａ及びＢ、２つの出力端子Ｑ及
びと１つのCLR（クリアー）端子を備えてお
り、１Ａ，１Ｂ，１Ｑ，１及び1CLRが第１回
路用で、２Ａ，２Ｂ，２Ｑ，２及び2CLRが第
２回路用である。そして、同図のように２Ａはア
ースされ2CLRは＋5Vにプルアツプされている。
さらに１は２Ｂに入力され２は１Ｂに入力さ
れている。さらに、第１、２回路両者において、
トリガー入力端子ＢがHighレベルの時、トリガ
ー入力端子Ａに入力された信号の立下り時点でそ
れぞれトリガーされ、一方、トリガー入力端子Ａ
がロー（Low）レベルの時、トリガー入力端子
Ｂに入力された信号の立上り時点でそれぞれトリ
ガーされ、第１及び第２回路の出力端子Ｑ及び
はワンシヨツトのパルス信号を出力する。ここ
で、出力Ｑの信号はハイ（High）レベルのパル
スで、出力の信号はLowレベルのパルスであ
る。従つて、割込制御器９００は、最初は１Ｂ端
子がHighレベルになつているので、エンコーダ
７３０がGS信号７３０ｂを発生した時点で第１
回路がトリガーされ、１Ｑ，１端子からワンシ
ヨツトのパルス信号を出力する。１Ｑの出力信号
は遅延回路９１０で適切に遅延され、出力バツフ
アを介してiRT信号４４としてCPU１０へ送信
されるとともにクリアデータメモリ７４０のCK
端子に入力され、これがトリガー信号となつてエ
ンコーダ８４０の出力信号８４０ｂ及び８４０a₁
〜a₂がクリアデータメモリ７４０にラツチされ
る。次に、割込制御器９００の１の出力信号は
２Ｂに入力されており、１の出力信号の立上
り、即ち第１回路定数により設定された時間を経
過した時点で第２回路がトリガーされ、割込制御
器９００は２からLowレベルのワンシヨツト
のパルス信号を出力する。この２の出力信号は
データクリア信号発生器７５０のEnable端子Ｇ
２Ａへ入力される。従つて、２の出力パルスが
発生すると同時にデータクリア信号発生器７５０
の選択された出力端子からデータクリア信号７５
１が発生する。データクリア信号発生器７５０の
ライン選択用のデータＡ，Ｂ，Ｃはクリアデータ
メモリ７４０のラツチ出力でありCPU１０へ送
信したデータと同一のものである。従つて、デー
タクリア信号７５１はCPU１０へ送信したデー
タを蓄積している第１、第２次ラツチ素子の対応
するセルのCLR（クリア）端子に入力され、蓄積
データを消去する。以上のようにしてステータス
信号８３１はCPUへ送信され設定時間経過後消
去される。

ここで、CPU１０がデータ受信完了信号とし
て発信するACK信号４６を上記設定時間内に受
信した場合について説明する。割込制御器９００
の１Ｑ出力信号が遅延回路９１０で遅延され出力
バツフアを介してiRT信号４４としてCPU１０
へ送信されると、CPU１０はiRT信号の立下り
即ち発生時点でステータスデータ（VTRアドレ
スステータス）を読込み、演算処理が終了すると
ACK信号４６を発信する。このACK信号は割込
制御器９００の1CLR端子に入力される。この入
力時点で割込制御器９００の１Ｑ，１出力信号
はクリアーされ初期状態に戻る。即ち１Ｑは
Lowレベルに、１はHighレベルになる。さら
に、１がHighレベルに変化する時点、即ち
ACK信号４６の入力時点で第２回路がトリガー
され、２からパルスが出力される。この後の動
作は上述したごとくである。このように、ACK
信号４６の入力の有無に関わらず、データの送信
及び消去を行なうことが可能である。

次に、ステータス信号８３１が単位送信時間内
即ち割込制御器９００の第１回路出力が発生して
から第２回路出力が消滅するまでの時間内に、複
数のステータス信号８３１が連続して第１次エン
コーダ８４０に入力された場合について説明す
る。上述したごとく、割込制御器９００の２の
出力信号が発生すると同時に、データクリア信号
７５１が発生しCPU１０へ送信したデータをク
リアすると、次の優先順位にあるデータがエンコ
ーダ８４０より出力される。その出力信号が第２
次エンコーダ７３０に入力されGS信号７３０ｂ
が割込制御器９００の１Ａに入力された場合（こ
の時点ではまだ２の信号出力期間）、１Ｂは
Lowレベルとなつているので第１回路はトリガ
ーされない。そして２の出力信号の終了時点で
は１ＡはLowレベルとなつているので、この時
点で第１回路がトリガーされ、iRT信号４４が
CPUへ送信される。また、ACK信号４６の出力
期間が２の出力期間よりも長い場合は、２の
出力終了時点では1CLRがLowレベルとなつてい
るためこの時点では第１回路はトリガーされず、
ACK信号の終了時点では１ＡがLowレベルで１
ＢがHighレベルであるためこの時点で第１回路
がトリガーされ、１Ｑの出力信号がiRT信号とし
てCPU１０へ送信される。このようにして、
ACK信号４６の発生期間の長短に関わらず、
ACK信号発生期間中はiRT信号４４をCPU１０
へは送信しない方式となつている。

以上のようにして、連続した複数の入力信号も
CPU１０が必要とする送信周期に同期して、即
ち、送信同期式で直列にデータを送信することが
可能である。

発明の効果以上のように本発明によれば、第１のラツチ手
段は随時に発生しある一定時間は状態が不変であ
る複数のデータの受信を可能にし、さらにプライ
オリテイ機能を有する第１のライン選択手段と組
み合せることにより、データ採取のためのサンプ
リングクロツクやシフトパルスを必要とせずデー
タラインの確認はデータ発生ラインのみで良いの
で、複数データの高速及び同時受信を可能にし
た。さらに、第２のラツチ手段とプライオリテイ
機能を有する第２のライン選択手段とを具備する
ことにより、送信用のシフトパルスを必要とせず
無信号のデータラインは確認の必要がないので、
データ送信の高速化が可能となつた。また、以上
のようにラツチ手段とプライオリテイ機能を有す
るライン選択手段との組み合せを２段階に配し、
さらに送信周期に同期して第１、２のラツチ手段
が蓄積しているデータを同時に消去する機能を有
する割込制御手段を設けることにより、受送信同
期比のための同期信号を不要にし、データの受信
周期に依存せず次段の装置が必要とする任意の送
信周期に同期してデータを送信する送信同期式の
送信を可能とした。このようにサンプリングクロ
ツクやシフトパルスあるいは同期信号が不要とな
つたため、回路が簡単になりノイズによる誤動作
の発生確率も低くなるとともに装置も小形化され
た。さらに、割込制御手段におけるデータクリア
方式として、次段装置からのデータ受信完了信号
の有無に関わらず、設定された送信周期で蓄積デ
ータを順次消去する方式を採用することにより、
上記データ受信完了信号を必ずしも必要とせず、
さらには、装置電源投入時に発生するノイズトリ
ガーによる虚データを消去するイニシヤライズ機
能をも併せて持たせることが可能となつた。ま
た、上記データ受信完了信号を用いる場合は、そ
の受信完了信号に同期して蓄積データをクリアす
る方式を採用したことにより、データ送信の高速
化と次段装置の受信処理時間のバラツキへの対応
とが可能となつた。このように、上記割込制御手
段を採用することにより、あらゆる次段受信装置
への対応が容易となり、イニシヤライズ機能回路
が不要となつたために回路が簡単になり装置も小
形化され等、その効果は大なるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における直列データ
送信装置を適用するVTR制御システムのブロツ
ク構成図、第２図は同VTR制御システムの要部
ブロツク構成図、第３図Ａ，ＢはCPU−VTRC
通信データビツトマツプを示す図、第４図はトラ
ンスミツタのブロツク構成図、第５図は割込制御
回路のブロツク構成図、第６図は同回路図であ
る。１０……CPU、２０……VTR制御装置、４６
……ACK信号、６００……トランスミツタ、８
００……プライオリテイ転送回路、８１０……第
１次ラツチ素子、８２０……ライン選択素子、８
３０……第２次バツフアメモリ、８４０……第１
次エンコーダラツチ素子、７４０……クリアデー
タメモリ、７５０……データクリア信号発生器、
９００……割込制御器、７３０……第２次エンコ
ーダ。

Claims

【特許請求の範囲】

１随時に発生する複数の受信データを一時記憶
する第１のラツチ手段と、前記第１のラツチ手段
が記憶した複数の受信データに第１次の優先順位
を与える第１のライン選択手段と、前記第１のラ
イン選択手段が優先的に選択した複数の受信デー
タを一時記憶する第２のラツチ手段と、前記第２
のラツチ手段が記憶した複数の受信データに第２
の優先順位を与える第２のライン選択手段と中央
演算制御装置に送信する受信データを記憶するク
リアデータ記憶手段と、前記クリアデータ記憶手
段が前記中央演算制御装置に送出した受信データ
をクリアさせる信号を発生するデータクリア信号
発生手段と、前記中央演算制御装置から送出され
るアクノレツジ信号を受信するとその信号に同期
して割込信号を発生するとともに、前記記憶手段
とデータクリア信号発生手段とを制御し、さらに
受信データの周期に依存せず、前記中央制御装置
が必要とする任意の送信周期に同期してデータを
送信し、前記アクノレツジ信号を受信しない場合
は自己周期によりデータを送信する割込制御手段
とを具備した直列データ送信装置。