JPS59159558A - 半導体基板 - Google Patents
半導体基板Info
- Publication number
- JPS59159558A JPS59159558A JP58033438A JP3343883A JPS59159558A JP S59159558 A JPS59159558 A JP S59159558A JP 58033438 A JP58033438 A JP 58033438A JP 3343883 A JP3343883 A JP 3343883A JP S59159558 A JPS59159558 A JP S59159558A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- element isolation
- resistor
- diffusion region
- isolation diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、多様なバイポーラ集積回路の製造に使用でき
るバイポーラ集積回路用の半導体基板に関−ｆ′る。
るバイポーラ集積回路用の半導体基板に関−ｆ′る。
多品種少量生産のデジタル集積回路に適したものとして
ゲート・アレイｈ″−知られているが、バイポーラ集積
回路では、神々のアナログ回路ケ、最後のメタル配線σ
）みに変更して型造するもの（以下「アナログ・アレイ
」という−レがある。これは第１図に示すように、トラ
ンジ、７．り２（Ｂはベースコン′タクト、Ｅはエミッ
タコン゛タクト％（Ｊｊコレクタコンタクト）と拡散抵
抗３とンあらかじめウェーハ上て形成しておき２これら
回路素子ケ、メタル配線により任意に組み合わせて、所
望のアナログ回路ケ製造するものであるーまた。チップ
サイズは、あらかじめ決められて２つ、そのチップサイ
ズに従い、ダイシングライン４が定められ、ポンディン
グパッド１が形成されている。
ゲート・アレイｈ″−知られているが、バイポーラ集積
回路では、神々のアナログ回路ケ、最後のメタル配線σ
）みに変更して型造するもの（以下「アナログ・アレイ
」という−レがある。これは第１図に示すように、トラ
ンジ、７．り２（Ｂはベースコン′タクト、Ｅはエミッ
タコン゛タクト％（Ｊｊコレクタコンタクト）と拡散抵
抗３とンあらかじめウェーハ上て形成しておき２これら
回路素子ケ、メタル配線により任意に組み合わせて、所
望のアナログ回路ケ製造するものであるーまた。チップ
サイズは、あらかじめ決められて２つ、そのチップサイ
ズに従い、ダイシングライン４が定められ、ポンディン
グパッド１が形成されている。
このように従来のアナログ・アレイでは、−ｆでにウェ
ーハ上の決められた位置にトランジスタや抵抗が形成さ
れており、そのトランジスタの特性や抵抗値もすでに決
められたものである□この１こめ１種々の機能ケ有する
アナログ回路ン構成する場合、回路素子の位ｂｅが固定
されているので、最適な配置？とることができない。特
にアナログ回路は、その配置いかんによって特性に影゛
糧があらわれ１時に（・工介振等の致命的なｌ１１’ｊ
題が生ず小場合がある。まムニすでに形成されているト
ランジスタや抵抗の特性てより、実現すべきアナログ１
ＬＩＪ路の特性も制限？うける場合メ）−１もろ。また
チップサイズもあらかじめ決められているため、回路の
規模が制限されたり、逆に同格素子が余って無駄が生じ
たりする場合がある。このようにアナログ・−アレイは
、多品陣少量生ノψに適［７ているといっても、数多く
の制限ケ有していに。
ーハ上の決められた位置にトランジスタや抵抗が形成さ
れており、そのトランジスタの特性や抵抗値もすでに決
められたものである□この１こめ１種々の機能ケ有する
アナログ回路ン構成する場合、回路素子の位ｂｅが固定
されているので、最適な配置？とることができない。特
にアナログ回路は、その配置いかんによって特性に影゛
糧があらわれ１時に（・工介振等の致命的なｌ１１’ｊ
題が生ず小場合がある。まムニすでに形成されているト
ランジスタや抵抗の特性てより、実現すべきアナログ１
ＬＩＪ路の特性も制限？うける場合メ）−１もろ。また
チップサイズもあらかじめ決められているため、回路の
規模が制限されたり、逆に同格素子が余って無駄が生じ
たりする場合がある。このようにアナログ・−アレイは
、多品陣少量生ノψに適［７ているといっても、数多く
の制限ケ有していに。
本発明は、上記事情ケ考慮してなされ六ニもσ）で、回
路素子のシ配置、待件等に大差な自由５ｆノ有し、チッ
プサイズも任意に定めることデンーできる２、’ｉ’＜
Ｋ多品種少者生産に適し１こバイポーラ集積口（浴用
の半導体基板ケ提供−することケ目的とする。
路素子のシ配置、待件等に大差な自由５ｆノ有し、チッ
プサイズも任意に定めることデンーできる２、’ｉ’＜
Ｋ多品種少者生産に適し１こバイポーラ集積口（浴用
の半導体基板ケ提供−することケ目的とする。
〔発明の概要」
この目的ケ達成するために１本発明による半導体基板は
予め定められた素子分離拡散領域からなる単位パターン
ゲシリコンウェーハ上に規１１１」的に形成したことケ
特徴とするっ前記単位パターンの素子分離拡散領域は、
少なくとも一部にＮ＋坤込層ゲ有−ｆることｈく望まし
い。
予め定められた素子分離拡散領域からなる単位パターン
ゲシリコンウェーハ上に規１１１」的に形成したことケ
特徴とするっ前記単位パターンの素子分離拡散領域は、
少なくとも一部にＮ＋坤込層ゲ有−ｆることｈく望まし
い。
本発明σ）−実１Ａｌｉ例に、Ｊ：るバイホーラミ％積
回路用半導体基板ン筆２図に示す−この半導体基板Ｑ′
ｊ：。
回路用半導体基板ン筆２図に示す−この半導体基板Ｑ′
ｊ：。
Ｎ″−埋込層Ｊ２ケ有寸ろ縦長の３つの素子分離拡散領
域１１と、Ｎ＋１申込層１４ケ有する横長の４つの素子
分１々１を拡散領域１３とからなδ単位パターン１０ケ
ア全面に規則的に配列しｆ二ものである。ひとつひとの
素子分離拡散領域Ｉ３は、第３図（ｂｌＫ示すように。
域１１と、Ｎ＋１申込層１４ケ有する横長の４つの素子
分１々１を拡散領域１３とからなδ単位パターン１０ケ
ア全面に規則的に配列しｆ二ものである。ひとつひとの
素子分離拡散領域Ｉ３は、第３図（ｂｌＫ示すように。
宋子分１・准拡故頌域１３の底部ＫＮ十埋込層１４ケ有
している。このよ５ｖｃ本実施例による半導体基板は回
路素子形成前σ）素子分離拡散後σ）状態で、ちる。
している。このよ５ｖｃ本実施例による半導体基板は回
路素子形成前σ）素子分離拡散後σ）状態で、ちる。
第１図に示す従来のアナログ・アレイの素子分離拡散後
の状態ケ第４図しτ示−ｔｌ−１こσ）第４図と筆２図
７比較すればわかるように、本実施例Ｖ（よる半導体基
板の特徴は、■規則的に配列されている■拡散抵抗用領
域２１））−なくトランジスタ用領域σ）みである■チ
ップサイズケ′定めるダイシングライ〉′領域２３、ポ
ンディングパッド領域２２がない、とい５点にある。
の状態ケ第４図しτ示−ｔｌ−１こσ）第４図と筆２図
７比較すればわかるように、本実施例Ｖ（よる半導体基
板の特徴は、■規則的に配列されている■拡散抵抗用領
域２１））−なくトランジスタ用領域σ）みである■チ
ップサイズケ′定めるダイシングライ〉′領域２３、ポ
ンディングパッド領域２２がない、とい５点にある。
次にこの半導体基１反ケ用いて、どのように抵抗やトラ
ンジスタ等σ１回路素子ケ形成するかケ述べる。まず抵
抗は、従来のように拡散抵抗ケ用いずポリシリコン抵抗
等の薄ｌｉＱ砥抗ン使用する。拡散抵抗は、第５図（ａ
）、 、（１）に承ｆように、虻埋込層３１フイイ−す
る素子分離拡散領域３２甲に形成する必“拗がある。拡
散抵抗３３は、シリコン酸化膜３４上に形成された配線
用抵抗メタル３５により配線される。こσ）ように拡散
Ｆ圧挟（・ま、素子分離拡散領域３２σ）パター＞に制
限ン受ける。これに対し薄膜抵抗１・ま、ホロ図（ａ）
、 （ｂ）に素子分離拡散領域４２のパターンに：ｔ
ｉｌＪ限ケ受けることがないｃ、Ｎ＋埋込周４１？有す
る素子分離拡散領域４２上にシリコン酸化膜４４ケ形成
し、そσ）上にポリシリコン等からなる薄膜抵抗４３ケ
形成する。この薄膜抵抗４３の配線は、配線用メタル４
５によりなされろ。このようＫ、本実施例による半導体
基板上に形成される抵抗は、薄膜抵抗ケ用いることによ
り、規則的な素子分子ｌｆ？拡散領域のバｌ−ンに制限
を受けることなく、自由に段組できるつ 次にトランジス４Ｑ！、従来のアナログ・アレイと同様
に、素子分離拡散領域上に形成される。例えば第７図に
示すように横長０）素子分離拡散領域１３に対して、左
から頓にベースコンタクト【３．エミッタコンタクトＥ
、コレクタコンタクトＣとなるよ今にＮＩＰＮトランジ
スタを形１＆１“る０以上のように、本実施例による半
導体基板に回路素子ン形成する場合に４１．トランジス
タは素子分離拡散領域上に形成し、抵抗は素子分離拡散
領域と選関係に形成できるので、所望の回路に最適な配
置で回路設計することができ乙、。こ、のように（−て
、半導体基板上に設計Ｉ−た回路累子グ）配置例ケ第８
図、第９図に示″ｔ０第８図シエチツプ中央部であり、
第９図（・エチツブ周辺部である。素子分離拡散領域５
１上にトランジスタ５２が形成され、素子分離拡散領域
５１とは無関係に、柿々の畏さ、巾ケ有する抵抗５３が
形成されているのがわかる。
ンジスタ等σ１回路素子ケ形成するかケ述べる。まず抵
抗は、従来のように拡散抵抗ケ用いずポリシリコン抵抗
等の薄ｌｉＱ砥抗ン使用する。拡散抵抗は、第５図（ａ
）、 、（１）に承ｆように、虻埋込層３１フイイ−す
る素子分離拡散領域３２甲に形成する必“拗がある。拡
散抵抗３３は、シリコン酸化膜３４上に形成された配線
用抵抗メタル３５により配線される。こσ）ように拡散
Ｆ圧挟（・ま、素子分離拡散領域３２σ）パター＞に制
限ン受ける。これに対し薄膜抵抗１・ま、ホロ図（ａ）
、 （ｂ）に素子分離拡散領域４２のパターンに：ｔ
ｉｌＪ限ケ受けることがないｃ、Ｎ＋埋込周４１？有す
る素子分離拡散領域４２上にシリコン酸化膜４４ケ形成
し、そσ）上にポリシリコン等からなる薄膜抵抗４３ケ
形成する。この薄膜抵抗４３の配線は、配線用メタル４
５によりなされろ。このようＫ、本実施例による半導体
基板上に形成される抵抗は、薄膜抵抗ケ用いることによ
り、規則的な素子分子ｌｆ？拡散領域のバｌ−ンに制限
を受けることなく、自由に段組できるつ 次にトランジス４Ｑ！、従来のアナログ・アレイと同様
に、素子分離拡散領域上に形成される。例えば第７図に
示すように横長０）素子分離拡散領域１３に対して、左
から頓にベースコンタクト【３．エミッタコンタクトＥ
、コレクタコンタクトＣとなるよ今にＮＩＰＮトランジ
スタを形１＆１“る０以上のように、本実施例による半
導体基板に回路素子ン形成する場合に４１．トランジス
タは素子分離拡散領域上に形成し、抵抗は素子分離拡散
領域と選関係に形成できるので、所望の回路に最適な配
置で回路設計することができ乙、。こ、のように（−て
、半導体基板上に設計Ｉ−た回路累子グ）配置例ケ第８
図、第９図に示″ｔ０第８図シエチツプ中央部であり、
第９図（・エチツブ周辺部である。素子分離拡散領域５
１上にトランジスタ５２が形成され、素子分離拡散領域
５１とは無関係に、柿々の畏さ、巾ケ有する抵抗５３が
形成されているのがわかる。
第９図に示すチップ周辺部では、−水子分離拡散領域５
１ ツバターンとシエ無関係にボンデイングパツドラ４
ケ形成する。ただダイシングライン５５は、単位パター
ン１０のピッチケ考；嘱して、チップが連続して配置さ
れるようにする必要がある。このように本実施例による
半導体基Ｆ反ケ用いてノ（イポーラ集積回路ケ設計−ｆ
る場合には１回路素子ン最適に配置した後に、チップサ
イズン定めることができ、大規模なバイポーラ集積回路
も小規模なバイポーラ集櫨回路も、同じ半導体基板でｈ
ｌＪ造することができる。
１ ツバターンとシエ無関係にボンデイングパツドラ４
ケ形成する。ただダイシングライン５５は、単位パター
ン１０のピッチケ考；嘱して、チップが連続して配置さ
れるようにする必要がある。このように本実施例による
半導体基Ｆ反ケ用いてノ（イポーラ集積回路ケ設計−ｆ
る場合には１回路素子ン最適に配置した後に、チップサ
イズン定めることができ、大規模なバイポーラ集積回路
も小規模なバイポーラ集櫨回路も、同じ半導体基板でｈ
ｌＪ造することができる。
第１の実施例では、第２図に示すような上位パターンケ
用いたが、この瓜位パターンには神々のものｈ−ありう
る。例えば、１１．１０ν１に示すように。
用いたが、この瓜位パターンには神々のものｈ−ありう
る。例えば、１１．１０ν１に示すように。
すべて正方形の素子分離拡散領域６２ケ単位）くターン
として規則的に配列してもよい。素子分離拡散領域６２
１Ｉ工Ｎ＋哩込層６１？有している、 正方形の素子分
１蟇砿散領域６２であれば、方向性がないＴこめ、第１
１図に示すように、ＮＰＮＩ’ランジスタ？４方向の配
置で製造することが可能であり、より最適な回路素子の
配置ができる。
として規則的に配列してもよい。素子分離拡散領域６２
１Ｉ工Ｎ＋哩込層６１？有している、 正方形の素子分
１蟇砿散領域６２であれば、方向性がないＴこめ、第１
１図に示すように、ＮＰＮＩ’ランジスタ？４方向の配
置で製造することが可能であり、より最適な回路素子の
配置ができる。
また第１２図に示すように一屯位パターン７４？構成す
る素子分離拡散領域７１．７３のうち。
る素子分離拡散領域７１．７３のうち。
Ｎ＋埋込層７２ヶ有しないものも含めたものでよ（・、
Ｎ＋埋込層７２ケ有しない素子分離拡散領域７１は、基
板乞コレクタ領賊とするＮ１’Ｎ ）ランジスタン形成
゛する１こめのものである。バイポーラ集積回路におい
て、そのよりなＮＰＮ トランジスタが必要となる場合
があるからである。
Ｎ＋埋込層７２ケ有しない素子分離拡散領域７１は、基
板乞コレクタ領賊とするＮ１’Ｎ ）ランジスタン形成
゛する１こめのものである。バイポーラ集積回路におい
て、そのよりなＮＰＮ トランジスタが必要となる場合
があるからである。
以上の通り、本発明による半導体基板は素子分離拡散領
域ン規則的に配列したものであるため。
域ン規則的に配列したものであるため。
トランジスタの配置ケ最適なものとすることができ、抵
抗ケ素子分離拡散領域のパターンと無関係に形成できる
薄膜抵抗とｉることにより自由に回路設計ケおこなうこ
とができる。またチップサイズもその同格規模に応じて
自由に定めることカーでき、無駄を生ずることがない。
抗ケ素子分離拡散領域のパターンと無関係に形成できる
薄膜抵抗とｉることにより自由に回路設計ケおこなうこ
とができる。またチップサイズもその同格規模に応じて
自由に定めることカーでき、無駄を生ずることがない。
このようπ本発明による半導体基板は、真に多品種少濯
生産に適したものであるといえる一咀に本発明による半
導体基板の素子分離拡散領域のパターンは規則的である
ため、ＣＡＤによる設計にも適しているといえるー
生産に適したものであるといえる一咀に本発明による半
導体基板の素子分離拡散領域のパターンは規則的である
ため、ＣＡＤによる設計にも適しているといえるー
第１図は従来のアナログ・アレイの平面図、第４図は同
アナログ・アレイの素子分離拡散後の状態？示す平面図
、 第２図は本発明の第１σ）実施例による半導体基板の平
面図、第３図（ａ） 、 （ｂ）はそれぞれ四半、４体
基板の素子分離拡散領域の平面図および断面図、第５図
（ａ） 、 （ｂｉｔ工それぞれ素子分離拡散領域上に
形成された拡散抵抗の断面図および平面図、塩６図（ａ
）。 （ｂ）はそれぞれ素子分離拡散領域上に形成された薄膜
抵抗の断面１メ１および平面図、１π７図は素子分離拡
散領１或上に形１７に、されたＮＰＮトランジスタの平
面図、＄８図、第９図はそれぞれ本発明の筑１の実施例
による半導体基板上に形成された回路素子の配置の具体
例ケ示す平面図、 第１０図は本発明の第２の実施例によ・る半導体基板の
平面図、第１１図は同半導体基板の素子分離拡散・碩域
上に形成されたトランジスタの平面図。 第１２図は本発明の第３の実施例による半導体基板の単
位パターンｂ平面図であるー １゛・・・ボンディングバット、２・・・トランジスタ
、３・・・抵抗、４・・・ダイシングライン、１０・・
・単位ノくターン、１１．１３・・・素子分離拡散領域
、１２゜１４・・・Ｎ十埋込層、２１・・・抵抗用頭載
、２２・・・ポンディングパッド領域、２３・・・ダイ
シングライン゛領域、３１．４１・・・Ｎ＋埋込層、３
２．４２・・・素子分離拡散領域、３３・・・拡散抵抗
、４３・・・薄膜抵抗。
アナログ・アレイの素子分離拡散後の状態？示す平面図
、 第２図は本発明の第１σ）実施例による半導体基板の平
面図、第３図（ａ） 、 （ｂ）はそれぞれ四半、４体
基板の素子分離拡散領域の平面図および断面図、第５図
（ａ） 、 （ｂｉｔ工それぞれ素子分離拡散領域上に
形成された拡散抵抗の断面図および平面図、塩６図（ａ
）。 （ｂ）はそれぞれ素子分離拡散領域上に形成された薄膜
抵抗の断面１メ１および平面図、１π７図は素子分離拡
散領１或上に形１７に、されたＮＰＮトランジスタの平
面図、＄８図、第９図はそれぞれ本発明の筑１の実施例
による半導体基板上に形成された回路素子の配置の具体
例ケ示す平面図、 第１０図は本発明の第２の実施例によ・る半導体基板の
平面図、第１１図は同半導体基板の素子分離拡散・碩域
上に形成されたトランジスタの平面図。 第１２図は本発明の第３の実施例による半導体基板の単
位パターンｂ平面図であるー １゛・・・ボンディングバット、２・・・トランジスタ
、３・・・抵抗、４・・・ダイシングライン、１０・・
・単位ノくターン、１１．１３・・・素子分離拡散領域
、１２゜１４・・・Ｎ十埋込層、２１・・・抵抗用頭載
、２２・・・ポンディングパッド領域、２３・・・ダイ
シングライン゛領域、３１．４１・・・Ｎ＋埋込層、３
２．４２・・・素子分離拡散領域、３３・・・拡散抵抗
、４３・・・薄膜抵抗。
Claims (1)
- 【特許請求の範囲】 ■予め定めら枕だ素子分離拡散領域からなる巣位パター
ンケシリコンウエーハ上に規則的に形成ｌ−たことケ特
徴と１−為半導体基板。 ２、前記巣位パターンσ）素子外１℃１ト拡散領域は、
少なくとも一部ＫＮ＋埋込層ケ有することケ特徴とする
特許請求の範囲第１項記載の半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033438A JPS59159558A (ja) | 1983-03-01 | 1983-03-01 | 半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033438A JPS59159558A (ja) | 1983-03-01 | 1983-03-01 | 半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59159558A true JPS59159558A (ja) | 1984-09-10 |
Family
ID=12386536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58033438A Pending JPS59159558A (ja) | 1983-03-01 | 1983-03-01 | 半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59159558A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125085A (ja) * | 1974-06-26 | 1976-03-01 | Ibm |
-
1983
- 1983-03-01 JP JP58033438A patent/JPS59159558A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125085A (ja) * | 1974-06-26 | 1976-03-01 | Ibm |
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