JPS5916069A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS5916069A JPS5916069A JP57125052A JP12505282A JPS5916069A JP S5916069 A JPS5916069 A JP S5916069A JP 57125052 A JP57125052 A JP 57125052A JP 12505282 A JP12505282 A JP 12505282A JP S5916069 A JPS5916069 A JP S5916069A
- Authority
- JP
- Japan
- Prior art keywords
- key
- memory
- counter
- control circuit
- address
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
- G06F3/023—Arrangements for converting discrete items of information into a coded form, e.g. arrangements for interpreting keyboard generated codes as alphanumeric codes, operand codes or instruction codes
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Calculators And Similar Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はキー操作によりメモリにデータを格納させるメ
モリ制御装置に関する。
モリ制御装置に関する。
数本以上のメモリを有する電子機器では、データを格納
するためにそのメモリの指定を行なうのに、例えばメモ
リ格納指示キーＭと数値キー（０〜９）を設け、最初に
メモリ格納指示キーＭを押下して、次に指定するメモリ
に対応する数値キー３を押し、数値キー以外の他のキー
を押したときにメモリＭ３にデータを記憶させていた。
するためにそのメモリの指定を行なうのに、例えばメモ
リ格納指示キーＭと数値キー（０〜９）を設け、最初に
メモリ格納指示キーＭを押下して、次に指定するメモリ
に対応する数値キー３を押し、数値キー以外の他のキー
を押したときにメモリＭ３にデータを記憶させていた。
上述の如く指示キーＭと数（Ｉｆｆキーとの組み合わせ
により所望するメモリの指定を行なっていたが、多数の
キーを操作する必要力超あり、煩雑であった。
により所望するメモリの指定を行なっていたが、多数の
キーを操作する必要力超あり、煩雑であった。
本発明の目的は、上述の欠点を除去し、データを格納す
るメモリを簡易な操作で指示することのできるメモリ制
御装置を提供するものである。また本発明の他の目的は
、メモリに格納する際タイマーでその格納番地を制御さ
せ、さらにそのタイマー格納番地設定をキーボードより
行なえるようにしたメモリ制御装置を提供するものであ
る。
るメモリを簡易な操作で指示することのできるメモリ制
御装置を提供するものである。また本発明の他の目的は
、メモリに格納する際タイマーでその格納番地を制御さ
せ、さらにそのタイマー格納番地設定をキーボードより
行なえるようにしたメモリ制御装置を提供するものであ
る。
以下、図面に示す実施例に基づき本発明の詳細な説明す
る。
る。
第１図は本発明の一例を示し、同図においてＫＢはキー
ボードで、数値キー「０」〜「９」 、メモリ指定キー
ＦＭ、メモリ読み出しキーＲＦＭを有する。メモリ指定
キーＦＭが操作されると、ＣＰＵに対し書き込み信号Ｗ
が送られると共に制御回路ＣＴに対しても信号が送られ
る。メモリ読み出しキーＲＦＭが操作されたとき、ＣＰ
Ｕに対し読み出し信号Ｒが送られると共に制御回路ＣＴ
に対しても信号が送られる。
ボードで、数値キー「０」〜「９」 、メモリ指定キー
ＦＭ、メモリ読み出しキーＲＦＭを有する。メモリ指定
キーＦＭが操作されると、ＣＰＵに対し書き込み信号Ｗ
が送られると共に制御回路ＣＴに対しても信号が送られ
る。メモリ読み出しキーＲＦＭが操作されたとき、ＣＰ
Ｕに対し読み出し信号Ｒが送られると共に制御回路ＣＴ
に対しても信号が送られる。
また、ここで符号ＤＭで示されるものは表示レジスタ、
Ｍｌ−Ｍ３はメモリレジスタ、ＣＰＵは池算制御装首で
、制御回路ＣＴがらのカウンタ値がセットされるタイマ
ーＴとメモリのアドレスを発生するアドレスカウンタＡ
Ｃを有し、レジスタＭｌ−Ｍ３間を制御するものである
。またここでＣＴは制御回路で、第２図にその詳細を示
すようにキーＦＭの操作状７１１を調べ、その操作状態
を出力する。
Ｍｌ−Ｍ３はメモリレジスタ、ＣＰＵは池算制御装首で
、制御回路ＣＴがらのカウンタ値がセットされるタイマ
ーＴとメモリのアドレスを発生するアドレスカウンタＡ
Ｃを有し、レジスタＭｌ−Ｍ３間を制御するものである
。またここでＣＴは制御回路で、第２図にその詳細を示
すようにキーＦＭの操作状７１１を調べ、その操作状態
を出力する。
第２図において、符号ＣＮＴで示されるものはカウンタ
で、クロック０文により歩進し、所定値に達すると再び
初期値に戻るものである。カウンタＣＮＴの出力はデコ
ーダＤＥに入力され、キーＦＭの接点に入力される。キ
ーＦＭはそのキーＦＭが操作されると、どれかの接点と
接触し、デコーダＤＥの出力をインバータＩＮＶを介し
てアンドゲートＡＧに印加される。アントゲ−）ＡＧは
キーＦＭからの信号の反転信号によって閉成され、カウ
ンタＣＮＴの歩進を停止させる機能を持っている。ＤＩ
Ｓは表示部で、ＯＲはオアゲートであ以下、以上の構成
の動作を説明する。
で、クロック０文により歩進し、所定値に達すると再び
初期値に戻るものである。カウンタＣＮＴの出力はデコ
ーダＤＥに入力され、キーＦＭの接点に入力される。キ
ーＦＭはそのキーＦＭが操作されると、どれかの接点と
接触し、デコーダＤＥの出力をインバータＩＮＶを介し
てアンドゲートＡＧに印加される。アントゲ−）ＡＧは
キーＦＭからの信号の反転信号によって閉成され、カウ
ンタＣＮＴの歩進を停止させる機能を持っている。ＤＩ
Ｓは表示部で、ＯＲはオアゲートであ以下、以上の構成
の動作を説明する。
本発明ではメモリ格納指示キーＦＭを使用し、そのキー
ＦＭの接点位置の指定時間の長さに対応してメモリ番地
を指定する。図においてキーＦＭによる出力をオアゲー
トＯＲを介して制御回路ＣＴに供給する。
ＦＭの接点位置の指定時間の長さに対応してメモリ番地
を指定する。図においてキーＦＭによる出力をオアゲー
トＯＲを介して制御回路ＣＴに供給する。
制御回路ＣＴはキーＦＭがどこにあるかをデコーダＤＥ
により信号を出しそのもどりの信号を見ながらカウンタ
ＣＮＴの値を歩進し、キーＦＭの指定時間をカウンタＣ
ＮＴで計数する。その計数出力を制御装置ＣＰＵに供給
し、ここで指定時間に対するメモリ番地を計数出力に応
じてタイマーＴで設定し、順次に算出する。すなわちキ
ーＦＭの指定時間を計数期間中カウンタＣＴの計数内容
に基づいて表示部ＤＩＳにはメモリ番地“Ｉ Ｉ ＩＩ
。
により信号を出しそのもどりの信号を見ながらカウンタ
ＣＮＴの値を歩進し、キーＦＭの指定時間をカウンタＣ
ＮＴで計数する。その計数出力を制御装置ＣＰＵに供給
し、ここで指定時間に対するメモリ番地を計数出力に応
じてタイマーＴで設定し、順次に算出する。すなわちキ
ーＦＭの指定時間を計数期間中カウンタＣＴの計数内容
に基づいて表示部ＤＩＳにはメモリ番地“Ｉ Ｉ ＩＩ
。
２°° 、“３゛° 、・・・１１ ｎＩＩが順次に表
示される。
示される。
次いでキーＦＭの指定時間が計数されるとデコーダＤＥ
よりの出力がキーＦＭを介してインバータＩＮＶに印加
されその反転信号によりアントゲ−ｈＡＧが閉成され制
御回路ＣＴが歩進を停止する。その時点においてインバ
ータＩＮＶの出力がＣＰＵに送られ、制御装置ＣＰＵで
メモリ番地に対応するメモリが選択される。例えばデー
タＡの置数後にメモリＭ３を指定する場合はキーＦＭの
指定時間をカウンタＣＮＴで計数し、表示部ＤＩＳで“
’ｌ”、”２°° 、“３゛′と数値を順次に表示した
時点でその指定時間に対応するメモリＭ３が選択され、
キーＦＭの次に押すキーＦＭ以外のキー、例えば数値キ
ー０〜９等を押すことによりデータＡがメモリＭ３に記
憶される。そして数値キー以外のキーが操作されると記
憶制御を停止する。カウンタＣＴの内容は表示部ＤＩＳ
で逐次表示されるのでキーＦＭの指定時間を逐次確認で
き、指定時間が不明になることはない。また、メモリＭ
３の内容を呼び出すときはメモリ呼出しキーＦＲＭをキ
ーＦＭと同様にメモリ番地に対応する数“３゛°が表示
部ＤＩＳに表示されるまで指定すればよい。
よりの出力がキーＦＭを介してインバータＩＮＶに印加
されその反転信号によりアントゲ−ｈＡＧが閉成され制
御回路ＣＴが歩進を停止する。その時点においてインバ
ータＩＮＶの出力がＣＰＵに送られ、制御装置ＣＰＵで
メモリ番地に対応するメモリが選択される。例えばデー
タＡの置数後にメモリＭ３を指定する場合はキーＦＭの
指定時間をカウンタＣＮＴで計数し、表示部ＤＩＳで“
’ｌ”、”２°° 、“３゛′と数値を順次に表示した
時点でその指定時間に対応するメモリＭ３が選択され、
キーＦＭの次に押すキーＦＭ以外のキー、例えば数値キ
ー０〜９等を押すことによりデータＡがメモリＭ３に記
憶される。そして数値キー以外のキーが操作されると記
憶制御を停止する。カウンタＣＴの内容は表示部ＤＩＳ
で逐次表示されるのでキーＦＭの指定時間を逐次確認で
き、指定時間が不明になることはない。また、メモリＭ
３の内容を呼び出すときはメモリ呼出しキーＦＲＭをキ
ーＦＭと同様にメモリ番地に対応する数“３゛°が表示
部ＤＩＳに表示されるまで指定すればよい。
以上のように本発明によれば、同一キーでメモリ番地を
指定できるのでキー個数を簡略化できる左共にキー操作
が容易ふなる。なお、指定時間の速さは任意に制御装置
ＣＰＵで適宜所望変えることができるものである。
指定できるのでキー個数を簡略化できる左共にキー操作
が容易ふなる。なお、指定時間の速さは任意に制御装置
ＣＰＵで適宜所望変えることができるものである。
第１図は本゛発明のメモリ制御装置の一実施例を示すブ
ロック図、第２図は第１図の制御回路の構成を示すブロ
ック図である。 ＦＭ・・・メモリ格納指示キー ＦＲＭ・・・メモリ呼び出しキー Ｍ１〜Ｍ３・・・メモリレジスタ ＣＴ・・・制御回路 ＣＰＵ・・・演算制御装置
ＤＭ・・・表示レジスタ ＤＩＳ・・・表示部ＣＮＴ
・・・カウンタ ＤＥ・・・デコーダＡＧ・・・ア
ンドゲート ＯＲ・・・オアゲートＩＮＶ・・・イン
バータ
ロック図、第２図は第１図の制御回路の構成を示すブロ
ック図である。 ＦＭ・・・メモリ格納指示キー ＦＲＭ・・・メモリ呼び出しキー Ｍ１〜Ｍ３・・・メモリレジスタ ＣＴ・・・制御回路 ＣＰＵ・・・演算制御装置
ＤＭ・・・表示レジスタ ＤＩＳ・・・表示部ＣＮＴ
・・・カウンタ ＤＥ・・・デコーダＡＧ・・・ア
ンドゲート ＯＲ・・・オアゲートＩＮＶ・・・イン
バータ
Claims (1)
- タイマーと、データを格納するための複数のメモリとを
有し、前記タイマーのセット時間により前記複数のメモ
リの１つを選択し、前記複数のメモリの１つに対するア
クセスを行なうメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125052A JPS5916069A (ja) | 1982-07-20 | 1982-07-20 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125052A JPS5916069A (ja) | 1982-07-20 | 1982-07-20 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916069A true JPS5916069A (ja) | 1984-01-27 |
Family
ID=14900630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57125052A Pending JPS5916069A (ja) | 1982-07-20 | 1982-07-20 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916069A (ja) |
-
1982
- 1982-07-20 JP JP57125052A patent/JPS5916069A/ja active Pending
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