JPH0340917B2 - - Google Patents

Description

【発明の詳細な説明】

技術分野 本発明は、舞台用またはスタジオ用などの調光
装置に関する。 背景技術 調光装置は、操作部によつて設定された複数の
照明負荷の照明レベルの実現や、複数の照明負荷
の照明レベルの集合である場面（シーン）の相互
移行を実現する装置であり、操作部での操作を忠
実に、円滑にかつ時間的な遅れなしに実現する必
要がある。 近年、制御される照明負荷あるいは調光ユニツ
ト（調光装置からの調光信号にもとづき照明負荷
への電源電圧を位相制御して照明負荷の照明レベ
ルを制御する装置）の数が増加しており、いかに
調光演算を速く処理し応答のよい装置を実現する
かが問題となつてきた。ここで時間とともに自動
的にクロスフエード（タイムフエード）を行なう
場合、第５図の調光装置１が考えられる。第５図
を参照して、調光装置１の構成について説明す
る。フエードが行なわれる場面において、フエー
ドが開始される照明レベルデータBiが格納され
たメモリ２と、フエード終了時における照明レベ
ルデータAiが格納されたメモリ３とが設けられ
る。また、これらの回路のフエードの進行状態を
規定するフエード進行データＦが格納されたメモ
リ４が設けられる。このメモリ２〜４からデータ
を読出し、 Bi＋Ｆ（Ai−Bi） …(1) で基本的に示される演算を行う演算回路５が設け
られ、その出力Ｏは調光ユニツト（図示せず）に
照明レベルデータを出力する出力部６に与えられ
る。メモリ２〜４の内容を設定するための制御部
（CPU）７とデコーダ８、さらにカウンタ９と発
振器１０とを設ける。制御部７のアドレス信号出
力端子ADは、アドレスラインを一括して切換る
切換回路１１，１２を介して、メモリ３，２の各
アドレス入力端子ADに与えられる。 それらのアドレスの上位ビツトはデコーダ８に
入力され、CPU１７からの制御信号STと相まつ
てデコードされ、その出力はメモリの３の書込み
制御入力端子WE、メモリ２の書込み制御入力端
子WE、メモリ４の書込み制御入力端子WE、カ
ウンタ９の計数値書込み制御入力端子WEおよび
読出し制御入力端子OEにそれぞれ与えられる。
発振器１０はカウンタ９への計数用クロツクを与
える。CPU７のデータ入出力端子DTは、メモリ
２〜４のデータ入力端子DIおよびカウンタ９の
データ入出力端子DTに接続されている。 この構成において、上記タイムフエードを行な
う場合、先ず切換回路１１，１２を接点ａ１１，
ｃ１１；ａ１２，ｃ１２がそれぞれ接続されるよ
うに切り換ておき、メモリ３，２に各チヤンネル
のＡシーンのレベルAiおよびＢシーンのレベル
Biを書き込み、メモリ４およびカウンタ９に、
フエード進行値Ｆの初期値（たとえばゼロ）を書
込む。その後、切換回路１１，１２において接点
ｂ１１，ｃ１１；ｂ１２，ｃ１２がそれぞれ接続
されるように切換えておけば、フエードの演算は
カウンタによつて規定される演算制御部１３によ
つて行なわれる。 すなわちCPU７は、或るフエードが開始され
るに先立つて、フエード開始時および終了時のレ
ベルデータBi，Aiをメモリ２，３にそれぞれ書
込み、またフエード進行値Ｆの初期値をメモリ４
に書込む。この後、メモリ２，３からのレベルデ
ータBi，Aiとフエード進行値Ｆとによつて演算
回路５で前記第１式の演算が行われる。このとき
CPU７は、演算回路５にフエードの進行に伴つ
て連続的に変化するフエード進行値Ｆを入力する
ために、フエード動作の全期間にわたつてメモリ
４からのフエード進行値Ｆを読出し、演算回路５
に入力する動作を行う。 このような動作ではCPU７の動作時間におい
て、前記メモリ４からのフエード進行値Ｆの読出
し処理の時間が占める比率が大きくなり、CPU
７のフエード期間中の他の動作に課される制限が
大きくなるという問題を生じる。このような問題
は、フエードの進行が複数の照明負荷毎に複数種
類設定され、同時進行する場合についてとりわけ
顕著になる。また調光装置では、フエードの進行
中であつても照明レベルデータの入力など、各種
入力操作が行われる場合が多く、このような場
合、CPU７が処理すべき動作が多くなる。 したがつて前記複数種類のフエードが同時進行
する場合など、CPU７がメモリ４からフエード
進行値を読出す動作を充分に高速に行うことは困
難になり、フエード動作において実現される照明
レベルの変化が不所望に階段状に変化してしまう
という課題を有している。 目 的 本発明の目的は、上述の技術的課題を解消し、
フエード動作を行う際に必要な照明レベルデータ
の演算を回路構成で行うようにして演算処理を高
速化するとともに、上記演算処理に関するソフト
ウエア処理の必要を解消して使用性を向上した調
光装置を提供することである。 発明の構成 このような目的を達成するための本発明の構成
は、複数の調光ユニツトの複数の場面の照明レベ
ルデータを出力する制御手段と、 フエードの進行速度を規定する速度データに基
づいてフエード進行データを出力するフエード進
行データ出力手段と、 フエードの進行速度を定める前記速度データを
フエード進行値データ出力手段に出力する速度デ
ータ出力手段と、 制御手段から出力された各調光ユニツトの照明
レベルデータを各調光ユニツトに対応したアドレ
スに記憶する記憶部と、 記憶部から読出された各調光ユニツトのフエー
ド開始時およびフエード終了時の照明レベルデー
タおよび、フエード進行値データ出力手段から出
力されたフエード進行データによつてフエード演
算を行い、演算結果である各調光ユニツトの調光
出力レベルデータを出力する演算部と、 演算部からの調光出力レベルデータに基づいて
各調光ユニツトにその照明レベルを制御する調光
信号を出力する調光信号出力部とを含み、 制御手段は、フエード動作に先立つて速度デー
タ出力手段と記憶部とに速度データと前記フエー
ド開始時およびフエード終了時の照明レベルデー
タとを書込み、かつ照明レベルデータを読出して
演算部に出力するようにしたことを特徴とする調
光装置である。 このような調光装置によれば、フエード動作は
複数の調光ユニツトの複数の場面間の照明レベル
の変換として行われる。制御手段は、各調光ユニ
ツト毎にフエード開始時およびフエード終了時の
照明レベルデータを記憶部に書込み、速度データ
を速度データ出力手段に書込む。さらに記憶部か
ら、書込んだ照明レベルデータを読出して演算部
に出力する。一方、フエード進行データ出力手段
では、速度データ出力手段からの速度データに基
づいてフエードの進行速度を規定するフエード進
行データを演算手段に出力する。これによつて演
算部においてフエード期間の全体にわたりフエー
ド演算が回路構成によつて行われる。 これにより前記演算処理、とりわけフエード進
行データをフエード期間の全体にわたつてフエー
ド進行データを記憶する手段から連続的に制御手
段が読出して演算手段に入力する動作と比較し、
フエード演算を格段に高速に行うことができる。
また、このようなフエード演算はフエード期間中
において制御手段の制御で行われる必要がなく、
複数のフエードが同時進行する場合であつても、
フエード演算の速度が低下し、したがつてフエー
ド動作として実現される照明レベルの変化が階段
状になるなどの不具合を解消することができる。 また制御手段は、フエード期間においてフエー
ド演算を実行する制御を行う必要が解消され、フ
エード演算以外の他の処理を有効に処理すること
ができ、調光装置の使用性が格段に向上される。 実施例 第１図に本発明の一実施例による調光装置２１
の基本的構成を示す。フエード進行データＦは、
カウンタ２２から発生されるカウントデータを用
いる。記憶部であるメモリ２３，２４、カウンタ
２２へのデータ設定を行なうのが制御部（CPU）
２５である。CPU２５のアドレス信号出力端子
ADは切換回路２６，２７を介して、メモリ２
３，２４のアドレス入力端子ADに与えられる。
それらのアドレスの上位ビツトはデコーダ２８に
入力され、CPU２５からの制御信号からの出力
端子STと両方でデコードされ、その出力はメモ
リ２３の書込み制御入力端子WE、メモリ２４の
書込み制御入力端子WE、カウンタ２２の計数値
書込み制御入力端子WEにそれぞれ与えられる。
発振器２９はカウンタ２２への計数用クロツクを
与える。CPU２５のデータ入出力端子DTはメモ
リ２３，２４およびカウンタ２２のデータ入力端
子DIに接続されている。 この構成においてタイムフエードを行なう場
合、先ず切換回路２６，２７において接点ａ２
６，ｃ２６；ａ２７，ｃ２７を導通させるように
切換えておき、メモリ２３，２４に各チヤンネル
のＡシーンのレベルAiおよびＢシーンのレベル
Biを書込み、カウンタ２２にフエード進行値Ｆ
を書込む。その後、切換回路２６，２７において
接点ａ２６，ｃ２６；ａ２７，ｃ２７がそれぞれ
導通するように設定する。この後は、カウンタな
どによつて実現される演算制御部３０によつてフ
エードの演算がくり返し行なわれる。 カウンタ２２は発振器２９からのクロツク入力
を計数し、計数値は自動的に１つずつ変化する。
その計数値がフエード進行値Ｆとして、演算回路
３１に出力され演算される。演算結果は、調光ユ
ニツトに調光レベル信号を出力する出力部３２に
与えられる。CPU２５は、フエードが終了して
次のフエードをスタートするまで、データ設定に
関して何ら関与する必要はない。したがつて第１
図では省略しているが、操作部などからの入力処
理にCPU２５が専念することができる。またカ
ウンタ２２を複数用いて、複数のタイムフエード
を同時進行させることも容易にできる。 第２図は本発明の実施例の構成を示すブロツク
図である。第１図示の構成において、フエード進
行値Ｆを計数するカウンタ２２に、フエード時間
を制御するクロツクφ1の分周回路などによつて
実現される速度データ出力手段であるレートジエ
ネレータ３３と、デイレイ時間（フエード開始の
遅れ時間）を制限するフエード進行データ出力手
段であるタイマ３４とを加え備えている。 メモリ２３はシーンＡのチヤンネル毎の照明レ
ベルを記憶するメモリである。メモリ２４はシー
ンＢのチヤンネル毎の照明レベルを記憶するメモ
リである。CPU２５はこれらカウンタ２２、レ
ートジエネレータ３３、タイマ３４およびメモリ
２３，２４にデータをセツトするための制御用プ
ロセツサである。デコーダ２８は、CPU２５の
アドレス信号に応じて前記各素子を選択し、各素
子に対して書込み制御信号WEを与えるものであ
る。 バツフアB1〜B4が設けられる。出力制御入力
OCがローレベルのときは入力データがそのまま
出力（ON）され、入力がハイレベルのとき
は出力が開放（OFF）の状態になる。バツフア
B1とB2によつて、メモリ２３，２４に与えられ
るアドレスラインを、カウンタ２２の出力と
CPU２５からのアドレス端子AD出力とのどちら
かに切換える（第１表参照）。これは第１図

【表】 における切換回路２６，２７に相当する。バツフ
アB3，B4は、メモリ２３，２４のデータ入出力
端子DTのラインを、入力時はCPU２５のデータ
出力端子DTに、出力時はフエード演算回路３１
の入力端子Ａ，Ｂに接続されるよう切換えるため
のものである。 これらの切換え動作は、演算制御部３０の出力
の最上位ビツトQ9によつて行なう。したがつて
演算制御部３０のQ9が「０」であつて、端子Q1
〜Q8が「00000000」から「11111111」まで計数
する間は、バツフアB2がONし、バツフアB1，
B3，B4はOFFしているので演算制御部３０によ
るフエード演算制御が行なわれる。その後出力
Q9が「１」になると逆にバツフアB1，B3，B4
がONとなり、バツフアB2はOFFする。したが
つてデータラインおよびアドレスラインがCPU
２５側につながる。それと同時にCPU２５への
割り込み入力INTがアクテイブになるので、
CPU２５は必要に応じて各素子に対してデータ
の書込みを行なうという割込み処理に入る。 例えば新しいシーンにフエードさせる場合、こ
こで前回メモリ２３に書込んだデータをそのまま
メモリ２４に書込み、新しいシーンにチヤンネル
毎のレベルデータを新たにメモリ２３に書込む。
そしてフエード開始までの遅れ時間（デイレイ時
間）に応じたデータをタイマ３４に書込み、フエ
ードの開始から終了までの時間（フエード時間）
に応じたデータをレートジエネレータ３３に書込
み、フエード進行値を計数するカウンタ２２に
「０」を書込む。これによつて割込み処理を終え
る。フエード進行中であつても、新たなフエード
を開始する必要がない限り、CPU２５は割込み
処理に入つても何もせず通常処理に返る。 割込み処理が終わつた後、演算制御部３０の出
力Q9は再び「０」にもどり、出力Q1〜Q8が
「00000000」〜「11111111」を計数し、前述のよ
うに演算制御部３０によるフエード演算制御が行
なわれる。このようにフエード演算とデータ設定
とが周期的にくり返される。 一度、各データが設定されるとタイムフエード
はカウンタ２２、レートジエネレータ３３および
タイマ３４によつて作られるフエード進行値Ｆに
よつて自動的に進行し、フエードの進行に応じて
変化して行く各チヤンネルの出力レベルは、演算
制御部３０の制御のもとに、フエード演算回路３
１によつて周期的に計算され、出力部３２に出力
される。 最初はフエード進行値Ｆが０であり、フエード
演算回路の前記第１式の演算により、シーンＢの
状態を出力しているが、タイマ３４が設定された
デイレイ時間から１秒周期のクロツクφ2によつ
て１秒毎にカウントダウンし０まで計数すると、
その出力Ｑが０から１に変化する。これによつて
レートジエネレータ３３の出力Ｑからのクロツク
が、ANDゲート３５を介してカウンタ２２に与
えられるようになる。したがつてこの時点から実
際にフエードが進行し始める。レートジエネレー
タ３３の入力クロツクφ1は255Hzなので、CPU２
５が設定した数値をｆとすると、レートジエネレ
ータ３３は255／ｆ〔Hz〕の周波数を出力する。し
たがつてこれをカウンタ２２が計数するのに
「00000000」から「11111111」まで計数するのに、 255／（255／ｆ）＝ｆ …(3) とｆ秒かかることになる。 第３図はレートジエネレータ３３の構成を示す
ブロツク図である。レートジエネレータ３３は、
前記書込み制御信号WEが入力され、またCPU２
５からのデータが入力されるラツチ回路３６とク
ロツク入力φ1が入力されるカウンタ３７とラツ
チ回路３６とカウンタ３７との出力が、それぞれ
入力される比較器３８とを含む。比較器３８はラ
ツチ回路３６とカウンタ３７とからの各入力がそ
れぞれ等しいときに、ハイレベルの信号を導出す
る。 第４図はタイマ３４の構成を示すブロツク図で
ある。タイマ３４は、ダウンカウンタ３９と
「00000000」で示される初期状態を検出する初期
状態検出回路４０と初期状態検出回路４０からの
出力がフイードバツクされる論理ゲート４１とを
含む。 このようにしてｆ秒かかつてカウンタ２２の出
力Ｑすなわち演算回路３１の入力Ｆが
「00000000」から「11111111」まで一定のスピー
ドで変化する。これによつて出力部３２の出力Ｏ
はＢシーンの状態からＡシーンの状態へとフエー
ドすることになる。 カウンタ２２の出力が「11111111」まで達する
と、NAND回路Ｇによつてクロツク入力を 禁止するのでそこで計数がストツプする。 以上のようにして本実施例の調光装置２１で
は、CPU２５がフエード演算に関して行う制御
は、フエード開始時とフエード終了時とのレベル
データBi，Aiをメモリ２４，２３に書込み、ま
たレートジエネレータ３３のラツチ回路３６にフ
エードの進行速度を規定する数値ｆを書込み、さ
らにメモリ２４，２３からのレベルデータBi，
Aiを演算回路３１に出力する動作である。フエ
ード期間中のフエード演算は、前述したようにカ
ウンタ２２からのカウント値をフエード進行値デ
ータＦとして演算回路３１が前記第１式で示され
るフエード演算を回路構成で行う。 したがつてフエード演算処理が格段に高速化さ
れる。またCPU２５は、フエード演算期間中で
は演算処理を実行する制御を行う必要は解消さ
れ、これによりたとえば複数のフエードが平行し
て進行するような場合であつても、フエード演算
をCPU２５の制御に行う場合と比較し、フエー
ド演算処理に時間を要してしまい、フエード動作
として表れる照明レベルの変化が階段状になるな
どの不具合を防止することができる。またフエー
ド動作中はCPU２５はフエード演算を実行する
制御を行う必要が解消されており、これによりそ
の他の各種入力処理などを効率的に実行すること
ができ、調光装置２１の使用性が格段に向上され
る。 効 果 以上のように本発明によれば、制御手段は、各
調光ユニツト毎にフエード開始時およびフエード
終了時の照明レベルデータを記憶部に書込み、速
度データを速度データ出力手段に書込む。さらに
記憶部から、書込んだ照明レベルデータを読出し
て演算部に出力する。一方、フエード進行データ
出力手段では、速度データ出力手段からの速度デ
ータに基づいてフエードの進行速度を規定するフ
エード進行データを演算手段に出力する。これに
よつて演算部においてフエード期間の全体にわた
りフエード演算が回路構成によつて行われる。 これにより前記演算処理、とりわけフエード進
行データをフエード期間の全体にわたつてフエー
ド進行データを記憶する手段から連続的に制御手
段が読出して演算手段に入力する動作と比較し、
フエード演算を格段に高速に行うことができる。 また、このようなフエード演算はフエード期間
中において制御手段の制御で行われる必要がな
く、複数のフエードが同時進行する場合であつて
も、フエード演算の速度が低下し、したがつてフ
エード動作として実現される照明レベルの変化が
階段状になるなどの不具合を解消することができ
る。また制御手段は、フエード期間においてフエ
ード演算を実行する制御を行う必要が解消され、
フエード演算以外の他の処理を有効に処理するこ
とができ、調光装置の使用性が格段に向上され
る。

【図面の簡単な説明】

第１図は本発明の基本的構成を示すブロツク
図、第２図は本発明の一実施例の調光装置２１の
構成を示すブロツク図、第３図は調光装置２１に
おけるレートジエネレータ３３の構成を示すブロ
ツク図、第４図はタイマ３４の構成を示すブロツ
ク図、第５図は従来技術の調光装置１の構成を示
すブロツク図である。 ２１…調光装置、２２…カウンタ、２３，２４
…メモリ、２５…CPU、２６，２７…切換回路、
２９…発振器、３０…演算制御部、３１…演算回
路、３３…レートジエネレータ、３４…タイマ。

Claims (1)

1. 【特許請求の範囲】 １ 複数の調光ユニツトの複数の場面の照明レベ
   ルデータを出力する制御手段と、 フエードの進行速度を規定する速度データに基
   づいてフエード進行データを出力するフエード進
   行データ出力手段と、 フエードの進行速度を定める前記速度データを
   フエード進行値データ出力手段に出力する速度デ
   ータ出力手段と、 制御手段から出力された各調光ユニツトの照明
   レベルデータを各調光ユニツトに対応したアドレ
   スに記憶する記憶部と、 記憶部から読出された各調光ユニツトのフエー
   ド開始時および、フエード終了時の照明レベルデ
   ータおよびフエード進行値データ出力手段から出
   力されたフエード進行データによつてフエード演
   算を行い、演算結果である各調光ユニツトの調光
   出力レベルデータを出力する演算部と、 演算部からの調光出力レベルデータに基づいて
   各調光ユニツトにその照明レベルを制御する調光
   信号を出力する調光信号出力部とを含み、 制御手段は、フエード動作に先立つて速度デー
   タ出力手段と記憶部とに速度データと前記フエー
   ド開始時およびフエード終了時の照明レベルデー
   タとを書込み、かつ照明レベルデータを読出して
   演算部に出力するようにしたことを特徴とする調
   光装置。