JPS59161765A

JPS59161765A - 論理シミユレ−タ

Info

Publication number: JPS59161765A
Application number: JP58035314A
Authority: JP
Inventors: Takashi Aikyo; 相京　隆; Toshiya Eguchi; 江口　敏也; Yoshinori Hatano; 波多野　嘉紀
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-03-04
Filing date: 1983-03-04
Publication date: 1984-09-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の技術分野本発明は、論理回路の動作をコンピュータでシミュレー
ションする所謂論理シミュレータに係り、特に、ＭＯ３
＋−ランジスタによる論理回路の中に双方向トランスフ
ァゲートを含む混合回路の論理シミュレータに関する。

（２）技術の背景最近、集積回路技術の進歩に伴いＭＯ３半導体技術によ
る論理回路か大規模集積化されてきた。

このような大規模集積化されたＭＯ３論理回路において
、論理データの方向を変えたり、あるシ′１υよ、他の
論理データと競合がないように、データ糸車を他のデー
タ線から切り離したりする技術即ちプロセッサ間あるい
ばプロセ・ノサとＩ１０テノ飄イス心こおける通信方式
あるいはその通信Ｇこおける交通整理の問題が重要視さ
れてきた。　特に、全体の西己線容量を少な（するため
に、１つのデータ線をなるべく双方向に使用する技術が
重要視されてきた。

そこで一般のＭ　Ｏ３８！理回路の中におけるデータ線
にＭＯＳ）ランジスタをソース、トレイン間をデータ線
につなげ、デー１一端子を論理１また＆Ｊ’、　ｉｉ命
理０にすることによってデータの論理を゛ノース力・ら
ドレインあるいはドレインからソースあるＧ″１υよ全
く結合のないようにする回路が注目されてきた。

このようなゲー１−は双方向トランスファゲートと呼ば
れるが、このトランスファゲートは、従来のＡＮＤとか
ＯＲのような論理状態とは異なる論理状態を示すことに
なるので、ＭＯ，Ｓ論理回路の中にこのようなトランス
ファゲートを含む混合回路の動作を電子計算機を使って
確認するための新しい論理シミユレ−りが必要になって
きた。　本発明はこのようなトランスファゲートを含む
論理回路を対象とする論理シミュレータに関する。

（３）従来技術と問題点従来この種の論理シミュレータは、トランスフアゲ−Ｉ
−を含まない一般の論理回路を対象とする場合には、ア
ンド回路、オア回路、ノア回路、チン１−回路、エクス
クル−シブオア回路あるいは、記憶回路を含む場合でも
計算機による論理シミｊ−レーンヨンは確実にできるよ
うになった。

また、トランスファゲートを含む場合にはその１〜ラン
スフアゲートは、単にスイッチとみなして、オンにして
いる場合には、トレイン出力はソース端子の論理を受け
、オフしている場合には、ドレイン端子はハイインピー
ダンス状態になるという論理状態のみを扱った単純な論
理シミュレータであった。　このため、データがトレイ
ンからソースあるいはソースからドレインに伝わる所謂
双方向性の扱いやあるいは、トランスファゲートかオフ
になった瞬間フローティングになったソースあるいはド
レイン端子には、前の論理状態か保持されるという新た
な論理状態まではシミュレーションできず、完全な論理
シミュレータとはいえなかった。

また、双方向トランスファゲートを小方向トランスファ
ゲートとノート論理をそれぞれ２回使用してモデル化す
る手法が提案されている。　例えば、第１図は、双方向
トランスファケートを含む混合回路を示す回路図で、第
３図はその２ノードモデルである。　第１図においてＸ
Ｉ、Ｘ２、Ｘ３、Ｘ４はある論理回路の出力であって本
混合回路の入力論理であり、それぞれバッファ回路１０
．２０．３０．４０を介して、双方向性トランスファゲ
ート５０に接続されている。　すなわち、バッファ１０
．２０の出力は共通的に双方向トランスファゲートのソ
ース端子５０１に接続され、バッファ３０．４０の出力
は共通的に双方詞トランスファゲートのドレイン６ｔｊ
□１子５０２に接続されている。

一方、Ｙ＋、Ｙ２．Ｙ３．Ｙルは、混合回路の出力論理
であって、他の論理回路の入力となるものである。　こ
の場合双方向トランスファゲートのソース端子５０１に
へソファ回路６０．７００人力が接続され、その出力の
論理がＹｌ、Ｙ２であるとする。　また双方向トランス
フ−アゲート５０のトレイン端子５０２はバッファ回路
８０．９０の入力端子に共通的に接続され、バッファ回
路８０．９０の出力の論理がＹ３、Ｙ４になっているも
のとする。　そして双方向トランスファゲートのゲート
端子５０３は、他の論理回路の出力に接続されており、
このゲート端子の論理状態が論理１の場合に、双方向ト
ランスファゲート５０はオン状態になり、論理Ｏの時に
オフ状態になる。

このような、第１図の混合回路は、ゲート端子５０３の
論理状態によって２つの回路状態に分離される。　□そ
の動作モデルを第２図に示す。　第２図（ａ）は、デー
１子５０３が論理１すなわち双方向トランスファゲート
がオン状態のモデルであって、第２図（ｂ）はゲート端
子５０３が論理Ｏすなわち双方向トランスファゲートが
オフ状態の時のモデルである。

第２図（ａ）において、ノード１００は、トランスファ
ゲート５０がオン状態であるために、ソース　５０１と
ドレイン５０２が接続され、従って、バッファ１０．２
０．３０．４０の出力がノート１００において結合され
、その結合された点から、バッファ回路６０．７０．８
０．９０を介して出力Ｙ１．．Ｙ２、Ｙ３、Ｙ４にその
ままその結合点の論理を伝達する形になっている。

このように、双方向トランスファケート５０がオン状態
である場合にはどの入力ＸＩ、Ｘ２、Ｘ１Ｘ４もノード
１００を介してどの出力Ｙ１、Ｙ２、Ｙ３、Ｙ４にも伝
達できるが、ノード°１００において、入カバソファ１
０．２０．３０．４０が共通的に接続されるので入力Ｘ
　ｌ、Ｘ　２、Ｘ３、Ｘ４の８１０ｉ理状態によっては
、ノード１００の出力は、電圧的におかしくなるエラー
状態Ｅが存在することになる。

逆に許される入力論理状態は、ＸＩ、Ｘ２、Ｘ３、Ｘ４
のうちひとつだけが論理Ｏか論理１の値であって、それ
以外の入力はバッファ回路の出力がハイインピーダンス
状態になるような論理でなくてはならない。　しかし、
論理シミュレーションとしてはこのようにノード論理と
して論理Ｏ１１以外にハイインピーダンス状態Ｚあるい
はエラー状＋ｂ　Ｔ２を含めた形で実行する必要がある
。　一方、第１図の混合回路において、双方向Ｉ・ラン
スファゲート５０のゲート端子５０３が論理Ｏとなって
、オフ状態になると、その混合回路は、第２図（１））
に示すようなモデルとなる。　すなわち、混合回路は双
方向トランスファゲート５０がオフであるために、左右
分離され、入力Ｘ１．Ｘ２の論理状態は、バッファ回路
１０．２０を介して、ノード２００点で結合され、その
結合された論理は、バッファ回路６０．７０を介して出
力論理Ｙｌ、Ｙ２に伝達するが他の出力Ｙ３．Ｙ４に、
ば全く関係がなくなる。　また、入力Ｘ３．Ｘ４は、バ
ッファ３０．４０を介して、ノーｌ”３００で結合され
、その結合された論理がバ。

ファ８０．９０を介して出力Ｙ３．　　　Ｙａに伝達す
るが、出力Ｙｌ、￥２にはなんら関係のない形となる。

このように、第１図に示す混合回路は、双方向トランス
ファゲートのオン、オフの状態によって、第２図（ａｌ
及び（ｂｌに示すような２つの回路状態に表現されるの
でこのような混合回路を論理シミュレーションする場合
には、第２図に示す動作のモデルを正確に表現する双方
向トランスファケートのモデルを考える必要がある。

第３図に第１図の混合回路をシミュレーションする従来
の２ノードモデルを示す。　第３図において、ｇが“Ｏ
Ｎ　”状態の時、点線で示すようなループが存在してい
る。　これば、次のような場合に不都合が生ずる。今、
第１図の実際の回路の動作がＺを高インピーダンス状態
、Ｅをエラー状態として、時刻　Ｘ　ＩＸ　２　Ｘ　３　Ｘ　’ａ　Ｙ　ＩＹ　２
　Ｙ　３Ｙ　ｄｇｌ　　０　　Ｚ　　Ｉ　　Ｚ　　Ｅ　
　Ｅ　　Ｅ　　Ｅ　　ＯＮ２’　　Ｚ　　Ｚ　　Ｉ　　
Ｚ　　１　１　１　１　　ＯＮであるとする。　すなわ
ち時刻１の時“０”。

”　１　”がぶつかり、エラー状態となり、時刻２の時
エラー状態が解消される場合を考える。　この時２ノー
ドモデル（第３図）の動作は次のようになる。

時刻　Ｘ　ＩＸ　２　Ｘ　３　Ｘ　ａ　Ｙ　＋　Ｙ　２
　Ｙ　３　Ｙ　４ｇ１　０　　Ｚ　　Ｉ　　Ｚ　　Ｅ　
　Ｅ　　Ｅ　　Ｅ　　ＯＮ２　　Ｚ　　Ｚ　　Ｉ　　Ｚ
　　Ｅ　　Ｅ　　Ｅ　　Ｅ　　ＯＮずなわぢ、時刻２に
おいて、エラー状態が解消されたにもかかわらす”　Ｅ
　”が残っている。”　Ｅ　”が残っている理由は、第
３図中の左側のノートでＸ　＋　＝　”　Ｚ″、　　Ｘ
　２　＝　”　Ｚ　”　、　　Ｉ−ランスファゲートの
出力−”　Ｅ　”でノードの出力”　Ｅ　”となり、ル
ープ内での”　Ｅ”状態（不定状態）は保持される。　
すなわち、従来の２ノートモデルは、モデル内ループに
起因する不定状態の保持が生ずることがあり、完全なも
のとはいえない。

（４）発明の目的本発明は、このような従来のシミュレータの欠点を除去
し、Ｍｏｓ論理回路の中に双方向トランスフアゲ−１・
を含む論理回路を対象とし、トランスファゲートの論理
状態すなわち論理０、論理１、噂ハイイピーダンス状態
Ｚ、ＤＯＮＴ　　ＣＡＲＥ状＋ａ　Ｘ　％エラー状態Ｅ
の他に、トランスファケートがオフした場合に前の状態
すなわちトランスファゲートがオンの状態が０．１．Ｘ
、Ｅである場合のハイインピーダンス状態ｚｏ、ｚ１．
ｚｘ。

ＺＥを含めたあらゆる論理状態を加味した論理シミュレ
ータを提供するものである。

（５）発明の構成本発明の特徴とするところは、双方向トランスファゲー
トをゲートが共通に接続され、伝送方向がそれぞれ異な
る２つの単方向トランスファゲートに分離させ、前記各
単方向トランスファゲートの各入力及び各出力の論理を
４個のノードのノード論理として表現し、前の時刻にお
いて前記双方向トランスファゲートがオン状態である時
の入力端の論理を次の時刻でオフ状態となってもそのま
ま出力端に保持させるという論理表現を前記ノード論理
に含めたことを特徴とする論理シミュレ−４　　　　　
　　　　　夕を提供するところにある。

（６）発明の実施例以下、本発明の実施例について図面を参照にして説明す
る。

第４図に、第１図の混合回路を正確にシミュレーション
できる４ノード論理双方向トランスフアゲートのモデル
を示す。　すなわち、第１図に示゛　す双方向トランス
ファゲートは、第４図の論理シミュレーション用双方向
モデルにおいては、単方向トランスファゲート５１．５
２の２つにわけて表現されているところに特徴がある。

　単方向トランスファゲート５１のソース　５１１はノ
ード４００の出力に接続され、ドレイン端子５１２がノ
ード　７００の３人力のうちの１人力に接続されている
。　そして、この単方向トランスファゲート５１はノー
ド　４００の出力論理のみをゲート端子５１３の論理に
従ってノード７００に伝えるか伝えないかの左から右へ
の方向のみを制御する。　他方、単方向トランスファゲ
ート５２はソース端子５２１がノード５００の出力に接
続され、トレイン端子５２２がノード　６００の３人力
のうちの１人力に接続されている。そしてこの単方向ト
ランスファケート５２はノーＦ’　５００の出力論理を
ゲート端子５２３の論理状態によってノード６００の入
力に伝達するか否かを決定する右から左への単方向トラ
ンスファゲートである。　そして、左から右へのトラン
スファケート５１と右から左へのトランスファゲート５
２の各ケート端子５１３と５２３は、共通的にゲート端
子５０３に接続されているので、両方組め合わせて１つ
の双方向トランスファゲート５０と等価になる。

さて、第４図の双方向モデルにおいては、ノートは４つ
あるが、その入出力の接続状態を図に示すように接続す
れば、第１図に示す混合回路と論理的に等価とすること
ができる。

すなわち、ノード４００の２人力は入力Ｘ＋。

Ｘ２を伝達する人カバソファ１０．２０の出力をうげ、
ノード５００は入力Ｘ３．Ｘ４を伝達する入カバソファ
３０．４０の出力をうける。　また、ノーに６００は単
方向トランスファゲート５２のドレイン出力５２２の出
力以外に前記入力Ｘ　＋　、　、Ｘ　２人力の論理を伝
達する入カバソファ１０．２０の出力を入力し、その出
力は共通的に、出カバソファ６ｏ、７ｏを介して出力論
理Ｙ１．Ｙ２となる。　ノード７００は、単方向トラン
スファゲート５１のトレイン出力５１２の出力を入力す
るが、前記入力Ｘ：＋、Ｘ４を入力する入カバソファ３
０．４０の出力をも入力し、その出力は共通的に出カバ
ソファ８ｏ、９ｏを介して出力論理Ｙ３．Ｙ４となる。

　もぢろん、各４つのノードば単に、入力線、出力線を
結合するものであるがその出力論理は、入力論理に従っ
ているいろの状態が考えられる。

また、単方向トランスファゲート５１．５２は、たとえ
ば単方向ＭＯ３）ランジスクがら構成され、入力ＩＮか
ら出力ＯＵＴへの信号の伝送をケートＧＡＴＥのオン、
オフによって制御するものであり、単方向であるからそ
の真理値表を表現すれば、表１のようになる。

表１　　　真理値表すなわち、ゲートがオンの時にはＯＵＴはＩＮ状態にな
り、ゲートがオフ状態である場合は、ＯＵＴはＩＮと切
り離され、他に接続されていない場合には、ハイインピ
ータンス状態Ｚとなる。

また、ゲートの論理が不定である場合には、０［ＪＴは
エラー状態Ｅであるものとする。　しかし、第４図の双
方向モデルにおいて各単方向トランスファゲート５１．
５２は、ソース大刀ＩＮもトレイン出力ＯＵＴも、ノー
ドに接続されているので、あるノードの論理を他のノー
トに伝達するが否かを決定するものとなっている。

すなわち、第４図のモデルは、次の手１川により作成で
きる。

Ｃ４）各単方向トランスフアケー１〜はドライバーゲー
ト群のノード論理出力を入力とする。

（ｉｉ）各レシーバゲート群には、単方向トランスファ
ゲートの出力とドライバーゲート群のノーｌ論理出力を
分配する。

第４図において、双方向モデルがゲート５０３の論理に
従って第２図の動作モデルと等価になりえることは明ら
かである。　即ちゲート５０３が論理１である場合、第
４図の単方向トランスフアゲ−１−５１，５２は、オン
状態であるからノード４００の入力すなわぢ、入力ＸＩ
、Ｘ２の論理はノード６００を介してＹｌ、Ｙ２に伝達
するばかりでなく、デーｌ−４００の出力を単方向ゲー
ト５１を介してノード７００に伝達し、ノートニア００
の出力から出力論理Ｙ３．Ｙ４に伝達する。　また、単
方向トランスファケート５２がオンしているから、入力
Ｘ３゜×４はノート７００を介して出力Ｙ３．Ｙ４に伝
達するばかりでなく、ノード５００を介してノード６０
０の入力に入り、その出力Ｙｌ、Ｙ２に伝達されること
になる。　またゲート５０３が論理０で単方向トランス
ファゲート５１．５２がオフ状態になると、ノード４０
０と　６００と、ノード　５００と　７００は分離され
、入力Ｘ１．Ｘ２の論理状態は、／　−１６００を介し
て出力Ｙｌ、Ｙ２には伝達するが、出力Ｙ３゜Ｙ４には
伝達しないことになる。また、入力Ｘ３゜ｘ４はノート
’７００を介して出力Ｙ３．Ｙａには伝達するが、出力
Ｙｌ、Ｙ２には伝達しないことになる。　従って、第４
図の論理シミュレーションモデルは、第２図（ａＬ　（
ｂｌの動作モデルと等価にすることができる。

第４図の双方向モデルは、初期回路入力情報よりシミュ
レーションモデルとして、自動構成を行い、通禽のイヘ
ント処理法によるＭｏ５ｔ〜ランジスクとゲートの混合
シミュレーションを実現している。シミ互レークの回路
状態として、０．ＬＺ、Ｅ、Ｘの他に、トランスフアゲ
−斗のＯＦＦ状態における状態記憶を表現するために、
Ｚｏ。

Ｚｌ、ＺＸ、ＺＥを導入している。

すなわち、ＺＯ，ＺＬ　　ＺＸ、ＺＥはハイインピーダ
ンス状態であるが、トランスファゲートの商のオン状態
におけるトランスファゲートを通過している論理状態が
、それぞれ論理０．論理１゜ＤＯＮＴ　　ＣＡＲＥＸ、
エラー状態Ｅであって、オフ状態になった時のドレイン
出力ＯＵＴがハイインピーダンス状態となる場合である
。　このようなあらゆる論理状態を使うことによって、
論理シミュレーションすれば双方向トランスファゲート
を含む論理回路を正確に論理シミュレーションすること
が可能となる。　このような、論理状態は、第４図に示
す４つのノードの出力の出力状態として、すなわちノー
ド論理操作として表現することにすれば便利である。　
そのノード論理操作を示す動作例として、第１図に示す
混合回路の動作例を表２に示す。

表２タイム１において、トランスファゲートがオフであった
と仮定し、入力Ｘ１．Ｘ２．Ｘａ、Ｘａのバッファ出力
がそれぞれ０．　　Ｚ、　　１．　　Ｚであった場合、
左右分離されるので、出力Ｙｌ、Ｙ２はＸｌの論理Ｏが
出力伝達され、０．ｏにより、出力Ｙ３．Ｙ４はＸａの
論理１が伝達される。

また、バッファ１０．２０のうち２ｏがハイインピーダ
ンス状態Ｚであるから、バッファ出力同思の結合におい
て、競合はない。　また、バッファ３０゜４０のうち、
４０がハイインピーダンス状態Ｚであるから、ここでも
競合がない。　この状態でタイム２になる。　すなわち
ゲートがオンすると、出力Ｙｌ、Ｙ２．Ｙ３．Ｙ４は全
て競合状態つまりエラー状！３Ｅとなってしまう。　す
なわち、ＹｌはＸｌがＯであり、Ｘ３が１であるからそ
の両方を伝達することになるので、どちらの論理を伝え
てよいか分らぬ状態となってエラーとなる。　他の出力
Ｙ２．Ｙ３．ＹａもＹｌと同様である。　しかし、タイ
ム３においてＸｌをハイインピーダンス状態Ｚにすれば
競合状態はなくなり、出力Ｙ１゜Ｙ２．Ｙ３．Ｙ４はＸ
３の論理１を全て伝達し、全てか１になる。　タイム４
において、ゲートをオフし、ｘ３をＯにしたと仮定する
と、出力Ｙ３゜Ｙ４はｘ３の論理０が伝達されてＯ２０
となるが、Ｙｌ、Ｙ２にはＸＩ、Ｘ２がハイインピーダ
ンス状態になるがここで重要なことは、Ｙｌ、　　　Ｙ
２の論理は、）−ランスファゲート５０がタイ１．３に
おいて、オンであって、ソース、ドレイン間に伝達して
いた論理が１であったために次のタイム４においては、
出力バノファ６０．７０のノード入力はゲ−Ｉ−５０が
オフしていても、その論理１が保持状態となっているた
め゛に、タイム４におけるＹ　１゜Ｙ２は論理１か短い
時間だけ保持されるごとになる。この状態を７１で表現
しているわけ℃ある。

このような表現を第４図の双方向モデルにおいては、こ
のような論理状態を各ノードの出力論理として表現すれ
ばよい。

一般に、ノードば第５図に示すように、ｎ個の入力、Ｉ
ＮＩ、ＩＮ２・・・ＩＮｎか入力され、それが全て結合
されて、出力ＯＵＴとなり、そのＯＵＴ出力が単方向ト
ランスファゲートの入力に接続されるか出力に接続され
るかのいずれかになる。

トランスファゲートに接続される場合には、そのトラン
スファゲートかオフ状態になった場合には、ぞのＯＵＴ
論理ばＩＮｉ　　・・・ＩＮｎがすべてＺの時は、前の
状態ｌをＺｉとして記ｔｌする。

一般にノートに入力が２本で出力が１本である場合のあ
らゆる場合のノード論理は表３に示すようになる。

表３例えば第１行目を考えれば、入力が０，０の場合には、
ノード論理Ｏとなり、０．１の場合は競合状態であるか
らＥとなり、０．Ｚであればその０を出力し、０．Ｘで
あればＸ、Ｏ，ＢであればＥをそれぞれ出力する。　　
また、１人力がＺＯ２Ｚｌ、ＺＸ、’ＺＥであっても、
他の入力か０である場合には、０は強制入力であるから
、ＯＵＴは０となる。　他の行に関しても同様に考えら
れる。

このように状態記１．ａ及びレシオ及びレシオレス論理
のモデル化は、ノート論理操作により行っている。

（７）発明の効果本発明はＭＯＳ）ランジスタ及びゲートの混合回路を対
象とする論理シミュレータにおい才、双方向トランスフ
ァゲートのモデル化手法が完全な形で表現でき、また、
双方向トランスファケートというスイッチ動作に対して
も、４個のノートのノード論理という概念を導入するこ
とによってシミユレ−りにおけるループの発生を防、止
でき双方向トランスファゲートがオンからオフになりハ
イインピーダンスとなった時、時間的に前の状態を維持
する場合をも双方向トランスファゲートを含む論理シミ
ュレーションを確実に行なえるという効果がある。

【図面の簡単な説明】

第１図は双方向トランスファゲートを含む混合回路の回
路図、第２図（ａ）、　（ｂ＋はそれぞれ第１図の回路
の動作モデル図、第３図は第１図の回路をシミュレーシ
ョンする従来の２ノ一ドモデル図、第４図は第１図の回
路をシミュレーションする本発明の一実施例にかかる４
ツ一トモチル図、第５図は一般のノートを示すブロック
図である。４００．５００．６００．７００・・・ノード　　　１
０．２０．３０．４０、・・・入力ハノファ　　　　６
０．７０．８０．９０・・・出力ハノファ　　　５１．
５２・・・単方向トランスファケートリ、１１Ｂ：ｔｉ

Claims

【特許請求の範囲】

双方向トランスファゲートをケートが共通に接続され、
伝送方向がそれぞれ異なる２つの単方向１−ランスファ
ケ−１・に分離させ、前記各単方向トランスファゲート
の各入力及び各出力の論理を４個のノードのノード論理
として表現し、前の時刻において前記双方向トランスフ
ァゲートがオフ状態である時の入力端の論理を次の時刻
でオフ状態となってもそのまま出力端に保持させるとい
う論理表現を前記ノード論理に含めたことを特徴とする
論理シミュレータ。