JPH02198215A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH02198215A JPH02198215A JP1017297A JP1729789A JPH02198215A JP H02198215 A JPH02198215 A JP H02198215A JP 1017297 A JP1017297 A JP 1017297A JP 1729789 A JP1729789 A JP 1729789A JP H02198215 A JPH02198215 A JP H02198215A
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- JP
- Japan
- Prior art keywords
- output
- reset
- turned
- clocked inverter
- reset signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、リセット付きのフリップフロップ回路に関す
るものである。
るものである。
［従来の技術］
従来、この種のリセット付きのフリップフロップ回路は
、第５図に示すようにｌＭＯＳトランジスタ１〜４を用
いて形成されたマスター側のクロックドインバータＡと
、ＭＯＳ）−ランジスタ５〜８を用いて形成されたスレ
ーブ側のクロ・ンクドインバータＢとで構成され、マス
ター側にＭＯＳ）ランジスタ９，１０を設けることによ
り、リセット信号Ｒの入力回路をＮＡＮＤ回路で構成し
、スレーブ側にＭＯＳトランジスタ１１．１２を設ける
ことにより、リセット信号Ｒの入力回路をＮＯＲ回路で
構成したものがあった５図中、■ｏＤは電源である。
、第５図に示すようにｌＭＯＳトランジスタ１〜４を用
いて形成されたマスター側のクロックドインバータＡと
、ＭＯＳ）−ランジスタ５〜８を用いて形成されたスレ
ーブ側のクロ・ンクドインバータＢとで構成され、マス
ター側にＭＯＳ）ランジスタ９，１０を設けることによ
り、リセット信号Ｒの入力回路をＮＡＮＤ回路で構成し
、スレーブ側にＭＯＳトランジスタ１１．１２を設ける
ことにより、リセット信号Ｒの入力回路をＮＯＲ回路で
構成したものがあった５図中、■ｏＤは電源である。
［発明が解決しようとする課題］
しかしながら、上述の従来例にあっては、ＮＡＮＤ回路
およびＮＯＲ回路を用いてリセット回路が構成されてい
°るので、素子数が多くなって構成が複雑になり、多数
のフリップフロップ回路を用いて多段シフトレジスタの
ような大規模回路を構成する場合においてチップ面積が
大きくなってしまうという問題があった。
およびＮＯＲ回路を用いてリセット回路が構成されてい
°るので、素子数が多くなって構成が複雑になり、多数
のフリップフロップ回路を用いて多段シフトレジスタの
ような大規模回路を構成する場合においてチップ面積が
大きくなってしまうという問題があった。
本発明は上記の点に鑑みて為されたものであり、その目
的とするところは、素子数を削減することができ、大規
模回路を構成する場合においてチップ面積を小さくする
ことができるフリップフロップ回路を提供することにあ
る。
的とするところは、素子数を削減することができ、大規
模回路を構成する場合においてチップ面積を小さくする
ことができるフリップフロップ回路を提供することにあ
る。
［課題を解決するための手段］
本発明の７リップフロラ１回路は、一対のクロ・ソクド
インバータを用いたフリップフロップ回路において、マ
スター側のクロックドインバータに第１のＭＯＳトラン
ジスタを介してリセット信号を入力するとともに、スレ
ーブ側のクロックドインバータに第２のＭＯＳ）ランジ
スタを介してリセット信号を入力し、両ＭＯＳトランジ
スタによりクロックドインバータ出力を適宜リセット状
態とするようにしたものである。
インバータを用いたフリップフロップ回路において、マ
スター側のクロックドインバータに第１のＭＯＳトラン
ジスタを介してリセット信号を入力するとともに、スレ
ーブ側のクロックドインバータに第２のＭＯＳ）ランジ
スタを介してリセット信号を入力し、両ＭＯＳトランジ
スタによりクロックドインバータ出力を適宜リセット状
態とするようにしたものである。
［作 用］
本発明は上述のように構成されており、マスター側のク
ロックドインバータに第１のＭＯＳトランジスタを介し
てリセット信号を入力するとともに、スレーブ側のクロ
ックドインバータに第２のＭＯＳトランジスタを介して
リセット信号を入力し、両ＭＯＳトランジスタによりク
ロックドインバータ出力を適宜リセット状態とするよう
にしたものであり、従来例のようにＮＡＮＤ回路および
ＮＯＲ回路を用いてリセット回路を構成する場合に比べ
て素子数を削減することができ、大規模回路を構成する
場合においてチップ面積を小さくすることができるよう
になっている。
ロックドインバータに第１のＭＯＳトランジスタを介し
てリセット信号を入力するとともに、スレーブ側のクロ
ックドインバータに第２のＭＯＳトランジスタを介して
リセット信号を入力し、両ＭＯＳトランジスタによりク
ロックドインバータ出力を適宜リセット状態とするよう
にしたものであり、従来例のようにＮＡＮＤ回路および
ＮＯＲ回路を用いてリセット回路を構成する場合に比べ
て素子数を削減することができ、大規模回路を構成する
場合においてチップ面積を小さくすることができるよう
になっている。
［実施例］
第１図は本発明一実施例を示すもので、一対のクロック
ドインバータＡ、Ｂを用いた従来例と同様のフリップフ
ロップ回路において、マスター側のクロックドインバー
タＡに第１のＭＯＳ）ランジスタ９を介してリセット信
号Ｒを入力するとともに、スレーブ側のクロックドイン
バータＢに第２のＭＯＳ）ランジスタ１２を介してリセ
ッｔ・信号Ｒを入力し、両ＭＯ３ｔ−ランジスタ９，１
２によりタロックドインバータＡ、Ｂ出力を適宜リセッ
ト状磨とするようにしたものである。実施例にあっては
、マスター側のクロックドインバータへの出力に接続さ
れた第１のＭＯＳトランジスタ９としてＰチャンネル型
のものを用い、スレーブ側のクロックドインバータＢの
出力に接続された第２のＭＯＳ）ランジスタ１２として
Ｎチャンネル型のものを用いている。
ドインバータＡ、Ｂを用いた従来例と同様のフリップフ
ロップ回路において、マスター側のクロックドインバー
タＡに第１のＭＯＳ）ランジスタ９を介してリセット信
号Ｒを入力するとともに、スレーブ側のクロックドイン
バータＢに第２のＭＯＳ）ランジスタ１２を介してリセ
ッｔ・信号Ｒを入力し、両ＭＯ３ｔ−ランジスタ９，１
２によりタロックドインバータＡ、Ｂ出力を適宜リセッ
ト状磨とするようにしたものである。実施例にあっては
、マスター側のクロックドインバータへの出力に接続さ
れた第１のＭＯＳトランジスタ９としてＰチャンネル型
のものを用い、スレーブ側のクロックドインバータＢの
出力に接続された第２のＭＯＳ）ランジスタ１２として
Ｎチャンネル型のものを用いている。
以下、実施例の動作について説明する。第２図および第
３図は動作説明図であり、入力データ信号Ｄ、クロック
信号Ｔ、Ｔ″、リセット信号Ｒ１下、出力信号Ｍ、Ｑの
信号波形を示している。いま、第２図はクロック信号Ｔ
が”Ｌ”のときにリセットをかけた場合（リセット信号
Ｒ→”Ｈ゛′、リセット信号→” Ｌ”）の動作を示し
ており、Ｎチャンネル型のＭＯＳ）ランジスタ１２がオ
ンするとともに、Ｐチャンネル型のＭＯＳ）−ランジス
タロおよびＮチャンネル型のＭＯＳトランジスタ７がオ
フになるので、フリツプフロツプ回路出力Ｑが強制的に
”し”になる。
３図は動作説明図であり、入力データ信号Ｄ、クロック
信号Ｔ、Ｔ″、リセット信号Ｒ１下、出力信号Ｍ、Ｑの
信号波形を示している。いま、第２図はクロック信号Ｔ
が”Ｌ”のときにリセットをかけた場合（リセット信号
Ｒ→”Ｈ゛′、リセット信号→” Ｌ”）の動作を示し
ており、Ｎチャンネル型のＭＯＳ）ランジスタ１２がオ
ンするとともに、Ｐチャンネル型のＭＯＳ）−ランジス
タロおよびＮチャンネル型のＭＯＳトランジスタ７がオ
フになるので、フリツプフロツプ回路出力Ｑが強制的に
”し”になる。
一方、第３図はクロック信号Ｔが°′Ｈ′のときにリセ
ットをかけた場合の動作を示しており、Ｎチャンネル型
のＭＯＳトランジスタ１２がオンとなり、Ｎチャンネル
型のＭｏＳトランジスタ９がオンとなるので、Ｐチャン
ネル型のＭＯＳトランジスタ５がオフになって、フリッ
プフロップ回路出力Ｑが強制的に°′Ｌ”になる。
ットをかけた場合の動作を示しており、Ｎチャンネル型
のＭＯＳトランジスタ１２がオンとなり、Ｎチャンネル
型のＭｏＳトランジスタ９がオンとなるので、Ｐチャン
ネル型のＭＯＳトランジスタ５がオフになって、フリッ
プフロップ回路出力Ｑが強制的に°′Ｌ”になる。
以上のように、本実施例にあっては、マスター側のクロ
ックドインバータへの出力ＭにＰチャンネル型のＭＯＳ
）−ランジスタ９を接続してリセット信号Ｒを入力する
とともに、スレーブ側のクロックドインバータＢの出力
ＱにＮチャンネル型のＭＯＳトランジスタ１２を接続し
てリセット信号Ｒを入力し、両ＭＯ３）ランジスタ９，
１２によりクロックドインバータＢ出力を適宜リセット
状もとするようにしたものであり、従来例のようにＮＡ
Ｎ Ｄ回路およびＮＯＲ回路を用いてリセット回路を
構成する場合に比べて素子数を２個削減することができ
、大規模回路を構成する場合においてチップ面積を小さ
くすることができるようになっている。
ックドインバータへの出力ＭにＰチャンネル型のＭＯＳ
）−ランジスタ９を接続してリセット信号Ｒを入力する
とともに、スレーブ側のクロックドインバータＢの出力
ＱにＮチャンネル型のＭＯＳトランジスタ１２を接続し
てリセット信号Ｒを入力し、両ＭＯ３）ランジスタ９，
１２によりクロックドインバータＢ出力を適宜リセット
状もとするようにしたものであり、従来例のようにＮＡ
Ｎ Ｄ回路およびＮＯＲ回路を用いてリセット回路を
構成する場合に比べて素子数を２個削減することができ
、大規模回路を構成する場合においてチップ面積を小さ
くすることができるようになっている。
第４図は他の実施例を示ずもので、ＭｏＳトランジスタ
２１．２２よりなる伝送ゲートと、ＭＯＳトランジスタ
２３．２４よりなるインバータとでマスター側のクロッ
クドインバータＡを構成し、Ｍｏ５ｔ−ランジスタ２５
，２６よりなる伝送ゲートと、ＭＯＳトランジスタ２７
．２８よりなるインバータとでスレーブ側のクロックド
インバータＢを構成したフリップフロップ回路において
、Ｎチャンネル型のＭＯＳトランジスタ２９を介してリ
セット信号Ｒを入力し、Ｐチャンネル型のＭＯＳトラン
ジスタ３０を介してリセット信号Ｒを入力したものであ
り、リセット信号Ｒ，Ｒが入力されたときに、フリップ
フロップ回路出力Ｑが強制的に”Ｌ”になるようにして
いる。
２１．２２よりなる伝送ゲートと、ＭＯＳトランジスタ
２３．２４よりなるインバータとでマスター側のクロッ
クドインバータＡを構成し、Ｍｏ５ｔ−ランジスタ２５
，２６よりなる伝送ゲートと、ＭＯＳトランジスタ２７
．２８よりなるインバータとでスレーブ側のクロックド
インバータＢを構成したフリップフロップ回路において
、Ｎチャンネル型のＭＯＳトランジスタ２９を介してリ
セット信号Ｒを入力し、Ｐチャンネル型のＭＯＳトラン
ジスタ３０を介してリセット信号Ｒを入力したものであ
り、リセット信号Ｒ，Ｒが入力されたときに、フリップ
フロップ回路出力Ｑが強制的に”Ｌ”になるようにして
いる。
［発明の効果］
本発明は上述のように構成されており、マスター側のク
ロックドインバータに第１のＭＯＳトランジスタを介し
てリセット信号を入力するとともに、スレーブ側のクロ
ックドインバータに第２のＭＯＳトランジスタを介して
リセット信号を入力し、両ＭＯＳトランジスタによりク
ロックドインバータ出力を適宜リセット状態とするよう
にしたものであり、従来例のようにＮＡＮＤ回路および
ＮＯＲ回路を用いてリセット回路を構成する場合に比べ
て素子数を削減することができ、大規模回路を構成する
場合においてチップ面積を小さくすることができるとい
う効果がある。
ロックドインバータに第１のＭＯＳトランジスタを介し
てリセット信号を入力するとともに、スレーブ側のクロ
ックドインバータに第２のＭＯＳトランジスタを介して
リセット信号を入力し、両ＭＯＳトランジスタによりク
ロックドインバータ出力を適宜リセット状態とするよう
にしたものであり、従来例のようにＮＡＮＤ回路および
ＮＯＲ回路を用いてリセット回路を構成する場合に比べ
て素子数を削減することができ、大規模回路を構成する
場合においてチップ面積を小さくすることができるとい
う効果がある。
第１図は本発明一実施例の回路図、第２図および第３図
は同上の動作説明図、第４図は他の実施例の回路図、第
５図は従来例の回路図である。 １〜１２．２１〜３０はＭＯＳ）−ランジスタ、Ａ、Ｂ
はクロックドインバータである。 代理人 弁理士 石 １）長 七 第１図 第２図 第３図 第４図 第５ 図
は同上の動作説明図、第４図は他の実施例の回路図、第
５図は従来例の回路図である。 １〜１２．２１〜３０はＭＯＳ）−ランジスタ、Ａ、Ｂ
はクロックドインバータである。 代理人 弁理士 石 １）長 七 第１図 第２図 第３図 第４図 第５ 図
Claims (1)
- （１）一対のクロックドインバータを用いたフリップフ
ロップ回路において、マスター側のクロックドインバー
タに第１のＭＯＳトランジスタを介してリセット信号を
入力するとともに、スレーブ側のクロックドインバータ
に第２のＭＯＳトランジスタを介してリセット信号を入
力し、両ＭＯＳトランジスタによりクロックドインバー
タ出力を適宜リセット状態とするようにしたことを特徴
とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017297A JPH02198215A (ja) | 1989-01-26 | 1989-01-26 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017297A JPH02198215A (ja) | 1989-01-26 | 1989-01-26 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02198215A true JPH02198215A (ja) | 1990-08-06 |
Family
ID=11940064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1017297A Pending JPH02198215A (ja) | 1989-01-26 | 1989-01-26 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02198215A (ja) |
-
1989
- 1989-01-26 JP JP1017297A patent/JPH02198215A/ja active Pending
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