JPS59165292A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS59165292A JPS59165292A JP58040071A JP4007183A JPS59165292A JP S59165292 A JPS59165292 A JP S59165292A JP 58040071 A JP58040071 A JP 58040071A JP 4007183 A JP4007183 A JP 4007183A JP S59165292 A JPS59165292 A JP S59165292A
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- Japan
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- memory cell
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ビット線分割された半導体メモリ装置に関す
る。
る。
近年、半導体メモリ装置の大容量化に伴ない、高速動作
実現のための手法がいくつか提案されている。特に一本
のワード線、ビット線に接続されるメモリセルの数を減
らすことによって、七〇狛荷容量を減らし、高速化を図
るものがある。例えば第１図は、ワード線分割方式によ
る半導体メモリ装置ン示したものである。メモリセル群
８ヲ４つの分割セル＄８ａ、８ｂ、８ｃ、８ｄに分割し
、セル群８ａと８ｂの間に行デコーダ９ａＹ、セル群８
ｃｍと８ｄの間に行デコーダ９ｂ乞設けている。
実現のための手法がいくつか提案されている。特に一本
のワード線、ビット線に接続されるメモリセルの数を減
らすことによって、七〇狛荷容量を減らし、高速化を図
るものがある。例えば第１図は、ワード線分割方式によ
る半導体メモリ装置ン示したものである。メモリセル群
８ヲ４つの分割セル＄８ａ、８ｂ、８ｃ、８ｄに分割し
、セル群８ａと８ｂの間に行デコーダ９ａＹ、セル群８
ｃｍと８ｄの間に行デコーダ９ｂ乞設けている。
行デコーダ９ａ、９ｂは、行アドレスバッファ３からの
行アドレス信号を受けて、デコードし、所望の行アドレ
スのワード線ヲ選択する。列デコーダ１１は、列アドン
スパソファ５からの列アドレス信号を受けてデコードし
、所望の列アドレスσＩ）ビット線馨選択１−る。選択
されたワード線とビット舵の交叉する位置にあるメモリ
セルの内容はセンスアンプ１２によりセンスされる。こ
のようなワード線分割方式によれば、一本のワード線に
接続Ｇｉｆするメモリセルｖｉ／４にすることにより、
その負荷容量を減らし高速化している。
行アドレス信号を受けて、デコードし、所望の行アドレ
スのワード線ヲ選択する。列デコーダ１１は、列アドン
スパソファ５からの列アドレス信号を受けてデコードし
、所望の列アドレスσＩ）ビット線馨選択１−る。選択
されたワード線とビット舵の交叉する位置にあるメモリ
セルの内容はセンスアンプ１２によりセンスされる。こ
のようなワード線分割方式によれば、一本のワード線に
接続Ｇｉｆするメモリセルｖｉ／４にすることにより、
その負荷容量を減らし高速化している。
しかしながら、ワード線分割方式たけでに不十分である
ため、第２図に示すようなビット緋分割方式が提案され
ている。メモリセル群１３を行方向に２分割しくワード
線２分割）、さらに列方向に２分割（ビット線２分割）
して、４つの分割セル群１３ａ 、 １３ｂ 、 １３
Ｌ、 １３ｄに分けている。分割セル群１３ａと１３ｃ
との間に行デコーダ１４ａ’７、分割セル群１３ｂと
１３ｄ との間に竹デコーダ１４ｂ Ｙ設け、分割セ
ル群１３ａと１３ｂ との間に列デコーダ１５ａ ’
Ｉｇ、分割セル群１３ｃと１３ｄとの間に列デコーダ１
５ｂを設けている。このビット線分割方式の列デコーダ
１５ａ 、 １５ｂは、第３図に示すような構成であシ
、列アドレス調号’４ＮＡＮＤゲート７でデコードし、
その出力′！ａｌ′ＮＯＲゲート６７、＜用いて行アド
レス信号ｘ１ 、 ｘｌで切換えて、上方の分割セル群
１３ａ 、 １３ｃと下方の分割セル群１３ｂ 、 １
３ｄのとちらか一方Ｖａ択するものである。、選択芒れ
たメモリセルの内容ｉｄ ヒツト線ヲ辿して列テコーダ
１５ａ 、 １５ｂでマルチルックスこれ、センス線Ｓ
Ｌヲ介してセンスアンプ１２でセンス烙れる。
ため、第２図に示すようなビット緋分割方式が提案され
ている。メモリセル群１３を行方向に２分割しくワード
線２分割）、さらに列方向に２分割（ビット線２分割）
して、４つの分割セル群１３ａ 、 １３ｂ 、 １３
Ｌ、 １３ｄに分けている。分割セル群１３ａと１３ｃ
との間に行デコーダ１４ａ’７、分割セル群１３ｂと
１３ｄ との間に竹デコーダ１４ｂ Ｙ設け、分割セ
ル群１３ａと１３ｂ との間に列デコーダ１５ａ ’
Ｉｇ、分割セル群１３ｃと１３ｄとの間に列デコーダ１
５ｂを設けている。このビット線分割方式の列デコーダ
１５ａ 、 １５ｂは、第３図に示すような構成であシ
、列アドレス調号’４ＮＡＮＤゲート７でデコードし、
その出力′！ａｌ′ＮＯＲゲート６７、＜用いて行アド
レス信号ｘ１ 、 ｘｌで切換えて、上方の分割セル群
１３ａ 、 １３ｃと下方の分割セル群１３ｂ 、 １
３ｄのとちらか一方Ｖａ択するものである。、選択芒れ
たメモリセルの内容ｉｄ ヒツト線ヲ辿して列テコーダ
１５ａ 、 １５ｂでマルチルックスこれ、センス線Ｓ
Ｌヲ介してセンスアンプ１２でセンス烙れる。
しかしながらこのようなビット線分割方式は、列アドレ
ス信号ヶ送る信号線ＣＤ とセンス信号ン送る信号線８
１の配線距離が長くなってしまうため、信号遅延を生じ
、ビット線分割による高速化が相殺されてしまうという
問題があった。、芒らに配線のための領域が大きくなり
、全体のチッソ面積がＪ″ｆ！大してし貰うという間萌
があった。
ス信号ヶ送る信号線ＣＤ とセンス信号ン送る信号線８
１の配線距離が長くなってしまうため、信号遅延を生じ
、ビット線分割による高速化が相殺されてしまうという
問題があった。、芒らに配線のための領域が大きくなり
、全体のチッソ面積がＪ″ｆ！大してし貰うという間萌
があった。
本発明は上記事情χ考慮してな妊れたもので、簡単な配
線であって、信号遅延が少なく、配線面積の小さくてす
む新規なビット線分割方式による半導体メモリ装置を提
供することを目的とする。
線であって、信号遅延が少なく、配線面積の小さくてす
む新規なビット線分割方式による半導体メモリ装置を提
供することを目的とする。
この目的ケ達成するために本発明による半導体メモリ装
置は、メモリセル群を行方向の所定数に分割して行分割
メモリセル群を形成し、列デコーダに接続嘔れた前記分
割メモリセル群に共通な共通ヒツトｍと、メモリセル群
の行方向のアドレス欠示す行アドレス信号に基づく選択
信号により、前記行分割メモリセル群のいずれかのビッ
ト’ＭＡ’ｆｅ前記共通ビット線に接続する選択回路と
’！ｌ’ １１ｍえたことを特徴とする。
置は、メモリセル群を行方向の所定数に分割して行分割
メモリセル群を形成し、列デコーダに接続嘔れた前記分
割メモリセル群に共通な共通ヒツトｍと、メモリセル群
の行方向のアドレス欠示す行アドレス信号に基づく選択
信号により、前記行分割メモリセル群のいずれかのビッ
ト’ＭＡ’ｆｅ前記共通ビット線に接続する選択回路と
’！ｌ’ １１ｍえたことを特徴とする。
以下本発明乞図示の実施例に基づいて説明する８第４図
に本発明の第１の実施例による牛導体メモリ装置を示す
。メモリセル群１３ヲ行方向に２分割しくワード線２分
割）、列方向に２分割して（ビット線２分割）、４つの
分割セル群１３ａ 、 １３ｂ 。
に本発明の第１の実施例による牛導体メモリ装置を示す
。メモリセル群１３ヲ行方向に２分割しくワード線２分
割）、列方向に２分割して（ビット線２分割）、４つの
分割セル群１３ａ 、 １３ｂ 。
１３ｃ 、 １３ｄに分割している。分割セル群１３ａ
と１３ｃとの間には行デコーダ１４ａが、分割セル群１
３ｂと１３ｄとの間には行デコーダ１４ｂが設けられて
いる。
と１３ｃとの間には行デコーダ１４ａが、分割セル群１
３ｂと１３ｄとの間には行デコーダ１４ｂが設けられて
いる。
行アドレス信号は行アドレスバッファ３よシ入力され、
行デコーダ１４ａ 、 １４ｂによりデコードされ所望
の行アドレスのワード線を選択、する。
行デコーダ１４ａ 、 １４ｂによりデコードされ所望
の行アドレスのワード線を選択、する。
上方の分割セル群１３ａ 、 １３ｃと下方の分割セル
群１３ｂ 、 １３ｄとの間には、選択回路１８ａ 、
１８ｂが設けられている。選択回路１８ａ 、 １８
ｂは、目的とするメモリセルが存在する場所によシ上方
の分割セル群１３ａ 、 １３ｃと下方の分割セル群１
３ｂ 、 １３ｄと′ｆｆ：ｙｐ４択切換えするだけの
ものであシ、列アトメスバッファ５からの列アドレス信
号乞デコードする列デコーダ１１は、ビット線分割しな
い場合と同様にメモリセル群下方にひとつ設けられてい
る。
群１３ｂ 、 １３ｄとの間には、選択回路１８ａ 、
１８ｂが設けられている。選択回路１８ａ 、 １８
ｂは、目的とするメモリセルが存在する場所によシ上方
の分割セル群１３ａ 、 １３ｃと下方の分割セル群１
３ｂ 、 １３ｄと′ｆｆ：ｙｐ４択切換えするだけの
ものであシ、列アトメスバッファ５からの列アドレス信
号乞デコードする列デコーダ１１は、ビット線分割しな
い場合と同様にメモリセル群下方にひとつ設けられてい
る。
選択回路１８ａ 、 １８ｂは、具体的には第５図に示
すように、４つのトランスファゲート２０ａ、２０ｂ１
２０ａ’、２０ｂ”ｋ有している。トランスファゲート
２０ａ 、 ２０ａ ’は、上方の分割セル群１３ａ
のビット線ＢＬ、 、 ＢＬ、と共通ビット線ｃＢＬ、
ＣＢＩ；との間に設けられ、行アドレス信号ｘ１ に
よりビット線ＢＬａ。
すように、４つのトランスファゲート２０ａ、２０ｂ１
２０ａ’、２０ｂ”ｋ有している。トランスファゲート
２０ａ 、 ２０ａ ’は、上方の分割セル群１３ａ
のビット線ＢＬ、 、 ＢＬ、と共通ビット線ｃＢＬ、
ＣＢＩ；との間に設けられ、行アドレス信号ｘ１ に
よりビット線ＢＬａ。
Ｍｈ、と共通ビット線ＣＢＬ 、 ｃｎｉとの接続乞制
御するものである。トランスファゲート２０ｂ 、 ２
０ｂ ’は、下方の分割セル群１３ｂのビット線ＢＬｂ
、 ＢＩ４．と共通ビット線ＣＢＬ 、 ＣＢＬとの間
に設けられ、行アドレス信号幻によシビット線ＢＬｂ、
石１を共通ビット線ＣＢＬ 、 ＣＢＬに接続するかど
うか制御する。
御するものである。トランスファゲート２０ｂ 、 ２
０ｂ ’は、下方の分割セル群１３ｂのビット線ＢＬｂ
、 ＢＩ４．と共通ビット線ＣＢＬ 、 ＣＢＬとの間
に設けられ、行アドレス信号幻によシビット線ＢＬｂ、
石１を共通ビット線ＣＢＬ 、 ＣＢＬに接続するかど
うか制御する。
行アドレス信号ｘｌ、 ｘｌは例えば、行アドレス信号
のうち最上位ビットのものとし、この行アドレス信号Ｘ
ｉ ＊ Ｘ””−１によυ、選択されたメモリセルが存
在する分割セル群のビット線を共通ピッ） ＩＮＣＢＬ
、 ＣＢＬに接続し、このメモリセルの内容をあられ
す信号が共通ビット線ＣＢＬ 、 ＣＴＬ；に伝送芒れ
る。例えば行アドレス信号Ｘ１ が筒レベル１−Ｈ」
であれば、行アドレス信号灯は低し４ルｒＬＪとなυ、
ビット線ＢＬａが共通ビットｉ ＣＢＬに接続され、ビ
ット線庇、が共通ビット線ＣＢＬに接続され、上方の分
割セル群１３ａ 、 １３ｃが選択される。
のうち最上位ビットのものとし、この行アドレス信号Ｘ
ｉ ＊ Ｘ””−１によυ、選択されたメモリセルが存
在する分割セル群のビット線を共通ピッ） ＩＮＣＢＬ
、 ＣＢＬに接続し、このメモリセルの内容をあられ
す信号が共通ビット線ＣＢＬ 、 ＣＴＬ；に伝送芒れ
る。例えば行アドレス信号Ｘ１ が筒レベル１−Ｈ」
であれば、行アドレス信号灯は低し４ルｒＬＪとなυ、
ビット線ＢＬａが共通ビットｉ ＣＢＬに接続され、ビ
ット線庇、が共通ビット線ＣＢＬに接続され、上方の分
割セル群１３ａ 、 １３ｃが選択される。
このように本実施例によれば、ビット線分割した分割セ
ル群の間には簡単なセレクタを設けるだけでよく、列ア
ドレスやセンスのための信号線の配線が長くなることは
ない。
ル群の間には簡単なセレクタを設けるだけでよく、列ア
ドレスやセンスのための信号線の配線が長くなることは
ない。
次に第６図に本発明の第２の実施例による半導体メモリ
装置の選択回路を示す。本実施例は列方向にメモリセル
群ケ４分割したものである。ｉＩ４択回路は分割した分
割セル群のビット線のうちどれケ共通ピッ） 線ＣＢＬ
、 葭りに接続するか選択するものであり、最上方の
分割セル群と第２査目の分割セル群との間と、ｇ（：：
３番目の分割セル群と苑４番目すなわち最下方の分割
セル群との間に設けられる。これら分割セル群のビット
線ＢＬａ、 ＢＩ４． 。
装置の選択回路を示す。本実施例は列方向にメモリセル
群ケ４分割したものである。ｉＩ４択回路は分割した分
割セル群のビット線のうちどれケ共通ピッ） 線ＣＢＬ
、 葭りに接続するか選択するものであり、最上方の
分割セル群と第２査目の分割セル群との間と、ｇ（：：
３番目の分割セル群と苑４番目すなわち最下方の分割
セル群との間に設けられる。これら分割セル群のビット
線ＢＬａ、 ＢＩ４． 。
ＢＬｃ、 ＢＬｄと共通ビット線ＣＢＬとの間には、そ
れぞれトランスファゲート２１ａ 、 ２１ｂ 、 ２
］ｃ 、 ２１ｄが設けられ、ビット線ＢＬ、 、１元
、■み、紅、と共わビット純血との間には、それぞれト
ランスファゲート２３ａ’、２１ｂ’、２］ｃ’、２］
ｄ’が設けられているうこれらトランスファゲート２］
ａ 、 ２１ａ ’ ； ２］ｂ 、２１ｂ’；２］ｃ
、 ２１ｃ ’ ； ２］ｄ 、 ２］ｄ ’ の
ゲートには行７ トＶス信号Ｘｌ 、 Ｘ２ ＬＣよ多
構成されたゲート信号Ｘ１・Ｘ２；Ａ−Ｘ２；Ｘｌ−デ
）；石・石がそれぞれ人力される。これにより目的のメ
モリセルが存在する分割セル群のビット線のみが共通ビ
ット線に接続式れるつ このように本実施例によれば、列方向に４分割した場合
も、簡羊な選択回路を設けるだけでよく、更に高速動作
が可能である。
れぞれトランスファゲート２１ａ 、 ２１ｂ 、 ２
］ｃ 、 ２１ｄが設けられ、ビット線ＢＬ、 、１元
、■み、紅、と共わビット純血との間には、それぞれト
ランスファゲート２３ａ’、２１ｂ’、２］ｃ’、２］
ｄ’が設けられているうこれらトランスファゲート２］
ａ 、 ２１ａ ’ ； ２］ｂ 、２１ｂ’；２］ｃ
、 ２１ｃ ’ ； ２］ｄ 、 ２］ｄ ’ の
ゲートには行７ トＶス信号Ｘｌ 、 Ｘ２ ＬＣよ多
構成されたゲート信号Ｘ１・Ｘ２；Ａ−Ｘ２；Ｘｌ−デ
）；石・石がそれぞれ人力される。これにより目的のメ
モリセルが存在する分割セル群のビット線のみが共通ビ
ット線に接続式れるつ このように本実施例によれば、列方向に４分割した場合
も、簡羊な選択回路を設けるだけでよく、更に高速動作
が可能である。
以上のような不発明による半導体メモリ装置では、一般
的に用いられているように、分割セル群のビット線ごと
にビット線をプルアップするゾルアップ回路やビット線
の電位ケランチするラッチ回路を設ける必要はなく、共
通ビット線にひとつずつ設ければよい。す々わち、第７
図に示すように共通ビット線ＣＢＬ 、 ＣＢＬにトラ
ンジスタ２４．ａ 。
的に用いられているように、分割セル群のビット線ごと
にビット線をプルアップするゾルアップ回路やビット線
の電位ケランチするラッチ回路を設ける必要はなく、共
通ビット線にひとつずつ設ければよい。す々わち、第７
図に示すように共通ビット線ＣＢＬ 、 ＣＢＬにトラ
ンジスタ２４．ａ 。
２４ｂからなるプルアップ回路器をひとつ設け−Ｊ’Ｌ
ばよい。また第８図に示すようにインバータ２６ａ。
ばよい。また第８図に示すようにインバータ２６ａ。
２６ｂからなるラッチ回路２５ヲ共通ビット＃ ＣＢＬ
。
。
ＣＢＬにひとつ設ければよい。このラッチ回路５はラッ
チ制御信号φＬで１ｉｉｌｊ御され、共通ビット線ＣＢ
Ｌ 、 ＣＢＬに適当な電位差が生じた場合に動作する
。
チ制御信号φＬで１ｉｉｌｊ御され、共通ビット線ＣＢ
Ｌ 、 ＣＢＬに適当な電位差が生じた場合に動作する
。
なお、ＭＯＳトランジスタはｎチャンネルＭＯＳトラン
ジスタでもＰチャンネルＭＯ８）ランジスタでもよい。
ジスタでもＰチャンネルＭＯ８）ランジスタでもよい。
以上の通９、本発明によれば選択回路が簡単な構成で実
現でき、ピッ′ト線分割に伴なう信号配線も簡単である
ので、信号配線による一遅延も少なくてすみ、全体のチ
ップ面積が増大′１−る−こともない、更に、ビット線
に設けるゾルアップ回路やラッチ回路も共通ビット線に
ひとつ設ければよい。特にヒトつ（７）７’シルアブ回
路が駆動１−るメモリセルの数も少なくなるため、プル
アップ時間の短縮が可能であり、全体として高速動作が
実現できるっ
現でき、ピッ′ト線分割に伴なう信号配線も簡単である
ので、信号配線による一遅延も少なくてすみ、全体のチ
ップ面積が増大′１−る−こともない、更に、ビット線
に設けるゾルアップ回路やラッチ回路も共通ビット線に
ひとつ設ければよい。特にヒトつ（７）７’シルアブ回
路が駆動１−るメモリセルの数も少なくなるため、プル
アップ時間の短縮が可能であり、全体として高速動作が
実現できるっ
第１図、第２図はそｎ４れ従来の半導体メモリ装置のブ
ロック図、第３図は同装置の列デコーダの回路図、第４
図は本発明の第１の実施例による半導体メモリ装置のブ
ロック図、第５図は同装置の選択１功路の回路図、第６
図は本発明の第２の実施例による半導体メモリ装置のブ
ロック図、第７図、第８図はそれぞれ本発明の第１およ
び第２の実施例による半導体メモリ装−一のゾルアップ
回路およびラッチ回路の回路図である。 ３・・・行アドンスパツファ、５・・・列アドレスバッ
ファ、８ 、１３−・・メモリセル群、８ ａ ＊ ８
ｂ ＋ ８ Ｃ＋８ ａ 、 １３ａ 、 １３）１
、１３ｃ 、 １３ｄ−分割セル群、９ａ。 ９ ｂ 、 １４ａ 、 １４ｂ−行デコーダ、１１
・・・列デコーダ、１２ ・・・センスアンプ、１５ａ
、 １５ｂ −夕１１デコーダ、ＢＬａ。 ＢＨ３，、ＢＬｃ、 ＢＨ３、ＢＬａ、 ＢＬｂ、 Ｂ
Ｌｃ、 ＢＬｄ・・・ビット線、ＣＢＬ−・・共通ビッ
ト線、２０ａ ＋ ２ｉ、ｌｂ 、 ２０ａ ’ 。 ２０ｂ’、２］ａ 、２１ｂ 、２］ｃ 、２］ｄ 、
２］ａ’、２１ｂ’、２］ｃ’。 ２】ｄ′ ・・・トランスファゲート、ル・・・ゾル
アップ回路、５・・・ラッチ回路。 出願人代理人 猪 股 Ｙ自゛范１図 す 馬２図 児３図 范４図 ％５図 第７図 第６図 第δ図
ロック図、第３図は同装置の列デコーダの回路図、第４
図は本発明の第１の実施例による半導体メモリ装置のブ
ロック図、第５図は同装置の選択１功路の回路図、第６
図は本発明の第２の実施例による半導体メモリ装置のブ
ロック図、第７図、第８図はそれぞれ本発明の第１およ
び第２の実施例による半導体メモリ装−一のゾルアップ
回路およびラッチ回路の回路図である。 ３・・・行アドンスパツファ、５・・・列アドレスバッ
ファ、８ 、１３−・・メモリセル群、８ ａ ＊ ８
ｂ ＋ ８ Ｃ＋８ ａ 、 １３ａ 、 １３）１
、１３ｃ 、 １３ｄ−分割セル群、９ａ。 ９ ｂ 、 １４ａ 、 １４ｂ−行デコーダ、１１
・・・列デコーダ、１２ ・・・センスアンプ、１５ａ
、 １５ｂ −夕１１デコーダ、ＢＬａ。 ＢＨ３，、ＢＬｃ、 ＢＨ３、ＢＬａ、 ＢＬｂ、 Ｂ
Ｌｃ、 ＢＬｄ・・・ビット線、ＣＢＬ−・・共通ビッ
ト線、２０ａ ＋ ２ｉ、ｌｂ 、 ２０ａ ’ 。 ２０ｂ’、２］ａ 、２１ｂ 、２］ｃ 、２］ｄ 、
２］ａ’、２１ｂ’、２］ｃ’。 ２】ｄ′ ・・・トランスファゲート、ル・・・ゾル
アップ回路、５・・・ラッチ回路。 出願人代理人 猪 股 Ｙ自゛范１図 す 馬２図 児３図 范４図 ％５図 第７図 第６図 第δ図
Claims (1)
- 【特許請求の範囲】 １ メモリセルン行方回と列方向にマトリクス状に配列
したメモリセル群と、前記メモリセル群の行方向の行デ
コード信号をデコードして行選択信号ケ出力する行デコ
ーダと、前記メモリセル群の列方向の列デコード信号を
デコードして列選択信号ケ出力する列デコーダと乞備え
、前記行デコー）″信号によりワード線を選択し、前記
列デコード信号によりビット線ン選択することにより、
前記メモリセル群中の所望のメモリセルの内容を書込み
／読出す半導体メモリ装置において、 前記メモリセル群ン行方向の所定数に分割し７て行分割
メモリセル群を形成し、 前記列デコーダに接続された前記分割メモリセル群に共
通な共通ビット線と、前記メモリセル群の行方向のアド
レスを示″１−行アドレス信号に基づく選択信号により
、前記行分割メモリセル群のいずれかのビット線Ｚ罰記
共通ビット線に接続する選択回路とを備えたことを特徴
とする半導体メモリ装置っ ２特許請求の範囲第１項記載の装置において、前記選択
回路は、前記行分割メモリセル群のビット線と前記共通
ビット線との間に設けられ、前記行アドンス信号ンゲー
ト入力とするトランスファゲート用ＭＯ８）ラン′ジス
タからなることを特徴とする牛導体メモリ装置。 ３特許請求の範囲第１項又は第２項記載の装置において
、前記メモリセルを行方向に２分割して２つの行分割メ
モリセル群を形成し、前記選択回路の選択信号は前記行
アドレス信号であることを特徴とする半導体メモリ装置
。 ４ｉ’ｌｌ！＋＋許精求の範囲第１項又は第２項記載の
装置において、前記メモリセルン行方向に４以上分割し
て４以上の行分割メモリセル８＃ｗ形成し、前記選択回
路の選択信号は前記行アドレス信号を組合せたものであ
ることケ特像とする半導体メモリ装置。 ５％許請求の範囲第１項ないし第４項のいずれかに記載
の装置において、前記ビット線ンゾルアップするゾルア
ップ回路と前記ビットＨの電位をラッチするラッチ回路
とを前記共通ビット線ごとにひとつ設けたことを特徴と
する半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040071A JPS59165292A (ja) | 1983-03-11 | 1983-03-11 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040071A JPS59165292A (ja) | 1983-03-11 | 1983-03-11 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59165292A true JPS59165292A (ja) | 1984-09-18 |
Family
ID=12570693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58040071A Pending JPS59165292A (ja) | 1983-03-11 | 1983-03-11 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165292A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177192A (ja) * | 1988-12-22 | 1990-07-10 | Richard C Foss | ダイナミック型半導体記憶装置 |
| US7929333B2 (en) | 2007-12-28 | 2011-04-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114385A (ja) * | 1981-12-26 | 1983-07-07 | Fujitsu Ltd | 半導体記憶装置のデコ−ダ回路 |
-
1983
- 1983-03-11 JP JP58040071A patent/JPS59165292A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114385A (ja) * | 1981-12-26 | 1983-07-07 | Fujitsu Ltd | 半導体記憶装置のデコ−ダ回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02177192A (ja) * | 1988-12-22 | 1990-07-10 | Richard C Foss | ダイナミック型半導体記憶装置 |
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