JPS59165448A - 相補型半導体集積回路装置 - Google Patents
相補型半導体集積回路装置Info
- Publication number
- JPS59165448A JPS59165448A JP58039109A JP3910983A JPS59165448A JP S59165448 A JPS59165448 A JP S59165448A JP 58039109 A JP58039109 A JP 58039109A JP 3910983 A JP3910983 A JP 3910983A JP S59165448 A JPS59165448 A JP S59165448A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- row
- integrated circuit
- elements
- channel elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術外野〕
本発明は相補型半導体集積回路装置に係り、特にマスタ
ースライス方式を採用した装置に関するものである。
ースライス方式を採用した装置に関するものである。
「発明の背景技術とその問題点〕
マスタースライス方式の半導体集積回路装置は、予め複
数の素子からなる基本セルを半導体基板に多数作シこん
でおき、配線層並びに接続穴を変更することにより所望
の回路動作を得ようとするもので、新たな機能の回路の
要望に対し、比較的簡単に対処出来る特徴を有している
。すなわち金属配線を形成する以前の工程により作成さ
れる半導体チップは全ての機能回路に共通であるため、
上記方式を採用すると開発期間の短縮、製造コストの低
減が図れ多品種少量生産を可能とする。マスタースライ
ス方式による相補型半導体集積回路装置の一般的な例を
第１図に示す。
数の素子からなる基本セルを半導体基板に多数作シこん
でおき、配線層並びに接続穴を変更することにより所望
の回路動作を得ようとするもので、新たな機能の回路の
要望に対し、比較的簡単に対処出来る特徴を有している
。すなわち金属配線を形成する以前の工程により作成さ
れる半導体チップは全ての機能回路に共通であるため、
上記方式を採用すると開発期間の短縮、製造コストの低
減が図れ多品種少量生産を可能とする。マスタースライ
ス方式による相補型半導体集積回路装置の一般的な例を
第１図に示す。
すなわち、この半導体集積回路装置は半導体チップ上が
、Ｎチャネル領域ＩＮ、 Ｐチャネル領域１ｐ１配線領
域２、入出力端子並びに入出力回路領域３１ｃ５１）け
られている。第１図の■に沿う断面構造を第２図に示す
。すなわち母体基板４、母体と反対導電型をもつウェル
５、ウェルの電位設定を極６、Ｎチャネルトランジスタ
ーのンース７、同じくゲート８、ドレイン９、母体基板
の電位設定！極１０゜Ｐチャネルトランジスターのソー
ス１１、ゲート１２、ドレイ７１３である。このよりな
０ＭＯ８構造の問題点として、ラッチアップ現象がある
。これはノイズ等によシ寄生バイポーラトランジスタ１
４，１５カ導通し過大電流が流れる現象である。ラッチ
アップに至る耐圧を高めるには、Ｐチャネル領域とＮチ
ャネル領域の距離（功を大きくすれは良いことが知られ
ているが、チップ面積の増大を招き、コスト高になる難
点があった。
、Ｎチャネル領域ＩＮ、 Ｐチャネル領域１ｐ１配線領
域２、入出力端子並びに入出力回路領域３１ｃ５１）け
られている。第１図の■に沿う断面構造を第２図に示す
。すなわち母体基板４、母体と反対導電型をもつウェル
５、ウェルの電位設定を極６、Ｎチャネルトランジスタ
ーのンース７、同じくゲート８、ドレイン９、母体基板
の電位設定！極１０゜Ｐチャネルトランジスターのソー
ス１１、ゲート１２、ドレイ７１３である。このよりな
０ＭＯ８構造の問題点として、ラッチアップ現象がある
。これはノイズ等によシ寄生バイポーラトランジスタ１
４，１５カ導通し過大電流が流れる現象である。ラッチ
アップに至る耐圧を高めるには、Ｐチャネル領域とＮチ
ャネル領域の距離（功を大きくすれは良いことが知られ
ているが、チップ面積の増大を招き、コスト高になる難
点があった。
本発明は上記事情を考慮してなされたもので、マスター
スライス方式に適した相補型半導体集積回路装置を提供
することを目的としている。
スライス方式に適した相補型半導体集積回路装置を提供
することを目的としている。
本発明によれば、Ｐチャネルトランジスタからなる素子
列とＮチャネルトランジスタからなる素子列を配線領域
をはさんで配置し、論理機能を実現するにあたり、配線
領域をはさんだ両側の素イを接続して用いる。
列とＮチャネルトランジスタからなる素子列を配線領域
をはさんで配置し、論理機能を実現するにあたり、配線
領域をはさんだ両側の素イを接続して用いる。
本発明によれば、従来技術に比べ、下記の効果が得られ
る。即ち、Ｐチャネル領域とＮチャネル領域との間の距
離を大きく出来るので、ラッチアップ耐圧の向上を図れ
、より安定した動作が得られる。
る。即ち、Ｐチャネル領域とＮチャネル領域との間の距
離を大きく出来るので、ラッチアップ耐圧の向上を図れ
、より安定した動作が得られる。
第３図に本発明を適用したゲートアレイ型大規模集積回
路の例を、第４図に第３図■で示した線に沿って断面構
造を示す。各素子列はＮチャネル素子またはＰチャネル
素子で構成されてお９、同一素子列内にＮチャネル素子
とＰチャネル素子の両方を含むことはない。Ｎチャネル
素子列はＮチャ坏ルトランジスタ２列が、素子列の中心
線に対し線対称になるように配置されている。Ｐチャネ
ル素子列も同様でおる。論理機能の実現にめだっては、
素子列を次のように用いる。即ち、第１列のＰチャネル
素子と第２列左側のＮチャネル素子、第２列右側のＮチ
ャネル素子と第３列左側のＰチャネル素子を組合せて用
いる。第４列以降も同様である。この構造ではＮチャネ
ル領域とＰチャネル領域間の距離を従来が５〜２０μｍ
程度であったのに比べたとえば１００〜２００μｍ程度
とはるかに大きく出来る。従ってラッチアップ耐圧を大
きく向上出来、安定動作に資する。
路の例を、第４図に第３図■で示した線に沿って断面構
造を示す。各素子列はＮチャネル素子またはＰチャネル
素子で構成されてお９、同一素子列内にＮチャネル素子
とＰチャネル素子の両方を含むことはない。Ｎチャネル
素子列はＮチャ坏ルトランジスタ２列が、素子列の中心
線に対し線対称になるように配置されている。Ｐチャネ
ル素子列も同様でおる。論理機能の実現にめだっては、
素子列を次のように用いる。即ち、第１列のＰチャネル
素子と第２列左側のＮチャネル素子、第２列右側のＮチ
ャネル素子と第３列左側のＰチャネル素子を組合せて用
いる。第４列以降も同様である。この構造ではＮチャネ
ル領域とＰチャネル領域間の距離を従来が５〜２０μｍ
程度であったのに比べたとえば１００〜２００μｍ程度
とはるかに大きく出来る。従ってラッチアップ耐圧を大
きく向上出来、安定動作に資する。
第１図は従来のマスタースライス方式によるゲートアレ
イ型集積回路装置の構成例を示す平面図、第２図は第１
図の素子列の断面図、第３図は本発明の一実施例（Ｃ係
る半導体集積回路装置の構成を示す平面図、ｇ４１図は
第３図の断面図である。 図に於いて １Ｎ・・Ｎチャネル領域、 ＩＰ・・Ｐチャネル領域、 ２・・配線領域、 ３・・入出力端子並びに人出方回路領域、４・・母体基
板、 ５・・母体と反対導電型をもつウェル、６・・・ウェル
の電位設定用・電極、 ７・・Ｎチャネルトランジスタのソース電極、８°°
ゲート電極、９・・Ｎチャネル
トランジスタのドレイン電極、１０・・母体基板の電位
設定電極、 ｌセーＰチャネルトランジスタのソース電極、１２・・
ゲート電極、１３・・
ドレイ／電極、１４・・寄生バイポ
ーラＮＰＮ トランジスタ、１５・・・寄生バイポーラ
ＰＮＮ）ランジスタ代理人 弁理士 則 近 憲 佑
（ほか１名）第 １ 図 第 ２ 図 第 ３ 図 第４図
イ型集積回路装置の構成例を示す平面図、第２図は第１
図の素子列の断面図、第３図は本発明の一実施例（Ｃ係
る半導体集積回路装置の構成を示す平面図、ｇ４１図は
第３図の断面図である。 図に於いて １Ｎ・・Ｎチャネル領域、 ＩＰ・・Ｐチャネル領域、 ２・・配線領域、 ３・・入出力端子並びに人出方回路領域、４・・母体基
板、 ５・・母体と反対導電型をもつウェル、６・・・ウェル
の電位設定用・電極、 ７・・Ｎチャネルトランジスタのソース電極、８°°
ゲート電極、９・・Ｎチャネル
トランジスタのドレイン電極、１０・・母体基板の電位
設定電極、 ｌセーＰチャネルトランジスタのソース電極、１２・・
ゲート電極、１３・・
ドレイ／電極、１４・・寄生バイポ
ーラＮＰＮ トランジスタ、１５・・・寄生バイポーラ
ＰＮＮ）ランジスタ代理人 弁理士 則 近 憲 佑
（ほか１名）第 １ 図 第 ２ 図 第 ３ 図 第４図
Claims (1)
- 半導体基板に基本セルを複数個配列し集積してなるチッ
プに必要に応じた配線パターンを施して所望の回路動作
を実現するマスタースライス方式の相補型半導体集積回
路装置において、素子列中心線に対しＰチャネル素子が
゛線対称に配置された素子列と、素子列中心線に対しＮ
チャネル素子が線対称に配置された素子列を配線領域を
はさんで交互に配置し、論理機能を実現するにあたシ配
線領域をはさんだ両側の素子列を使用することを特徴と
する相補型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039109A JPS59165448A (ja) | 1983-03-11 | 1983-03-11 | 相補型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039109A JPS59165448A (ja) | 1983-03-11 | 1983-03-11 | 相補型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59165448A true JPS59165448A (ja) | 1984-09-18 |
Family
ID=12543905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58039109A Pending JPS59165448A (ja) | 1983-03-11 | 1983-03-11 | 相補型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257151A (ja) * | 1984-05-31 | 1985-12-18 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5391904A (en) * | 1988-09-01 | 1995-02-21 | Fujitsu Limited | Semiconductor delay circuit device |
-
1983
- 1983-03-11 JP JP58039109A patent/JPS59165448A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257151A (ja) * | 1984-05-31 | 1985-12-18 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5391904A (en) * | 1988-09-01 | 1995-02-21 | Fujitsu Limited | Semiconductor delay circuit device |
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