JPS59167059A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59167059A JPS59167059A JP58040900A JP4090083A JPS59167059A JP S59167059 A JPS59167059 A JP S59167059A JP 58040900 A JP58040900 A JP 58040900A JP 4090083 A JP4090083 A JP 4090083A JP S59167059 A JPS59167059 A JP S59167059A
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- JP
- Japan
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- film
- type
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置に係り、特に金又は白金の配線層を
有する半導体装置に関する。
有する半導体装置に関する。
（至）技術の背景
半導体集積回路（ＩＣ）は多数の能動素子や受動素子が
半導体基板に設けられて、これら素子相互間は導電配線
層で接続される。その導電配線層としてアｌレミニウム
（ｉ）膜がよく用いられるがＡ４より導電性がよく、か
つ極めて化学的に安定な信頼度の高い金（Ａｕ）又は白
金（）’ｔ）を用いて信頼性が高く、かつ高集積度の構
造を有する半導体装置の検討が行なわれており本発明は
これに関するものである。
半導体基板に設けられて、これら素子相互間は導電配線
層で接続される。その導電配線層としてアｌレミニウム
（ｉ）膜がよく用いられるがＡ４より導電性がよく、か
つ極めて化学的に安定な信頼度の高い金（Ａｕ）又は白
金（）’ｔ）を用いて信頼性が高く、かつ高集積度の構
造を有する半導体装置の検討が行なわれており本発明は
これに関するものである。
（（３） 従来技術と問題点
第１図は従来のアＩＶミニウム配線層を用いた半導体装
置の断面例であるが、たとえば図示のようなバイポーラ
形半導体素子が形成された半導体基板ｌ上に接続窓を有
する絶縁膜２を介してアｌレミ。 ニウム金属膜を
被着しパターンニングしてアＩレミニウム配線層３を形
成し、該アＩレミニウム配線層８上に、保護膜たとえば
燐シリケートグラヌ（ＰＳＧ）よりなる絶縁膜４を被覆
して半導体装置が形成される。しかしながらかかる構造
の半導体装置における前記アルミニウム配線層３は絶縁
膜で保護されているものの水分などに対して変質しやす
く化学的に不安定な材料である。
置の断面例であるが、たとえば図示のようなバイポーラ
形半導体素子が形成された半導体基板ｌ上に接続窓を有
する絶縁膜２を介してアｌレミ。 ニウム金属膜を
被着しパターンニングしてアＩレミニウム配線層３を形
成し、該アＩレミニウム配線層８上に、保護膜たとえば
燐シリケートグラヌ（ＰＳＧ）よりなる絶縁膜４を被覆
して半導体装置が形成される。しかしながらかかる構造
の半導体装置における前記アルミニウム配線層３は絶縁
膜で保護されているものの水分などに対して変質しやす
く化学的に不安定な材料である。
このようなアルミニウム配線層の代りに金又は白金の金
属膜を配線層として用うれば極めて化学的に安定となり
、かつ導電性もアｌレミニウム配線層より向上する。
属膜を配線層として用うれば極めて化学的に安定となり
、かつ導電性もアｌレミニウム配線層より向上する。
しかし前記金又は白金の金属膜を単独に配線層として用
いる場合には、前述したように極めて化学的に安定のた
めに、金又は白金の金属膜の配線層形成には通常イオン
ミリングのような物理的な方法によってパターンニング
が行なわれるが所望寸法の微細パターンの形成が難かし
く高集積度の構造を有する半導体装置の形成が難かしい
という問題があった。
いる場合には、前述したように極めて化学的に安定のた
めに、金又は白金の金属膜の配線層形成には通常イオン
ミリングのような物理的な方法によってパターンニング
が行なわれるが所望寸法の微細パターンの形成が難かし
く高集積度の構造を有する半導体装置の形成が難かしい
という問題があった。
（イ）発明の目的
本発明の目的はかかる問題点に鑑みなされたもので導電
性がよく、極めて信頼度の高い配線層を有し、かつ高集
積度の半導体装置の提供にある。
性がよく、極めて信頼度の高い配線層を有し、かつ高集
積度の半導体装置の提供にある。
（ｅ） 発明の構成
その目的を達成するため、本発明の半導体装置は上面に
窒化チタン膜が形成された金、又は白金の配線層が設け
られたことを特徴とする。
窒化チタン膜が形成された金、又は白金の配線層が設け
られたことを特徴とする。
（ｆ） 発明の実施例
以下本発明の実施例について図面を参照して説明する。
第２図は本発明の一実施例の半導体装置の断面図である
。同図において前述したと同様にバイポーラ形半導体素
子が形成された半導体基板１０上に接続窓を有する絶縁
膜１１を介してたとえば巾２μｍ、厚さ５０００Ａの金
配線層１２が設けられ、該金配線層１２の上面に厚さ約
１０００Ａの窒化チタン（Ｔｉ、Ｎ ）膜１３が被覆さ
れてなる。更に該窒化チタン膜１３を含む半導体基板１
０上に保護膜たとえば燐シリケートグラス（ＰＳＧ ）
よりなる絶縁膜１４が被覆されて半導体装置が形成され
る。
。同図において前述したと同様にバイポーラ形半導体素
子が形成された半導体基板１０上に接続窓を有する絶縁
膜１１を介してたとえば巾２μｍ、厚さ５０００Ａの金
配線層１２が設けられ、該金配線層１２の上面に厚さ約
１０００Ａの窒化チタン（Ｔｉ、Ｎ ）膜１３が被覆さ
れてなる。更に該窒化チタン膜１３を含む半導体基板１
０上に保護膜たとえば燐シリケートグラス（ＰＳＧ ）
よりなる絶縁膜１４が被覆されて半導体装置が形成され
る。
かかる上面に窒化チタン膜１３を被覆した金配線層１２
が設けられた半導体装置においては後述するように前記
窒化チタン膜１３の被覆が金配線層１２形成のためのイ
オンミリング工程におけるエツチングのストッパとして
作用し所望の微細金配線パターンを設けることが可能と
なり、導電性がよく極めて信頼度の高い配線層を有し、
かつ高集積度の半導体装置となる。
が設けられた半導体装置においては後述するように前記
窒化チタン膜１３の被覆が金配線層１２形成のためのイ
オンミリング工程におけるエツチングのストッパとして
作用し所望の微細金配線パターンを設けることが可能と
なり、導電性がよく極めて信頼度の高い配線層を有し、
かつ高集積度の半導体装置となる。
次に上記構造の半導体装置の金配線層の形成方法につい
て第８図乃至第５図の要部断面図を用いて説明する。第
３図においてたとえば半導体基板２０上に通常のスパッ
タ法により全面に厚さ約５００ＯＡの金の金属膜を被着
した後、同じく窒化チタンターゲットを用いてスパッタ
法ニより全被着膜２１上に窒化チタン膜２２を約１００
０人の厚さに被覆する。次いで該窒化膜２２上に約１．
５μｍ程度の厚さのレジスト膜をスピンコード法によっ
て塗布し、該レジスト膜をフォトプロ七ス技術によって
所望のパターン、たとえば幅２１１ｍのレジヌト配線パ
ターンマスク膜２８を形成する。上記のように構成され
た半導体基板２０を通常のイオンミリング方法によって
イオンミリングする。かかる場合においてイオンミリン
グによるエツチングｖ−）はレジスト膜２３及び全被着
膜２１はほぼ同一で約１０００人／ｍ１ｎ、窒化チタン
膜２２は約１００〜１４０人／ｍ１ｎであるため窒化チ
タン膜２２はエツチングのヌトツバーの作用として働き
、第４図に示すように変形のないほぼレジヌトパターン
と同じ寸法の金酩線層得ることができる。次いで所定の
イオンミリング後残存せるレジスト膜２８を除去すれば
第５図に示す上面に窒化チタン膜２２金、白金のみをイ
オンミリングエッチを用いる場合でも、金、白金に変形
のない配線層を得ることができる。
て第８図乃至第５図の要部断面図を用いて説明する。第
３図においてたとえば半導体基板２０上に通常のスパッ
タ法により全面に厚さ約５００ＯＡの金の金属膜を被着
した後、同じく窒化チタンターゲットを用いてスパッタ
法ニより全被着膜２１上に窒化チタン膜２２を約１００
０人の厚さに被覆する。次いで該窒化膜２２上に約１．
５μｍ程度の厚さのレジスト膜をスピンコード法によっ
て塗布し、該レジスト膜をフォトプロ七ス技術によって
所望のパターン、たとえば幅２１１ｍのレジヌト配線パ
ターンマスク膜２８を形成する。上記のように構成され
た半導体基板２０を通常のイオンミリング方法によって
イオンミリングする。かかる場合においてイオンミリン
グによるエツチングｖ−）はレジスト膜２３及び全被着
膜２１はほぼ同一で約１０００人／ｍ１ｎ、窒化チタン
膜２２は約１００〜１４０人／ｍ１ｎであるため窒化チ
タン膜２２はエツチングのヌトツバーの作用として働き
、第４図に示すように変形のないほぼレジヌトパターン
と同じ寸法の金酩線層得ることができる。次いで所定の
イオンミリング後残存せるレジスト膜２８を除去すれば
第５図に示す上面に窒化チタン膜２２金、白金のみをイ
オンミリングエッチを用いる場合でも、金、白金に変形
のない配線層を得ることができる。
（ロ）発明の詳細
な説明したごとく本発明の一実施例によれば上面に窒化
チタン膜を被覆した金配線層が精度よく設けられた構造
を有し、導電性よく極めて信頼性が高く、かつ高集積度
の半導体装置となる。尚本実施例については金の配線層
が設けられた半導体装置について説明したが白金の配線
層についても同様な効果をうろことは勿論である。
チタン膜を被覆した金配線層が精度よく設けられた構造
を有し、導電性よく極めて信頼性が高く、かつ高集積度
の半導体装置となる。尚本実施例については金の配線層
が設けられた半導体装置について説明したが白金の配線
層についても同様な効果をうろことは勿論である。
第１図は従来の半導体装置の断面図、第２図は本発明の
一実施例の半導体装置の断面図、第３図乃至第５図は本
発明の一実施例の半導体装置の配線層の形成方法を説明
するための要部断面図である。 図において、１２・２１は金の配線層、１３・２２は窒
化チタン膜を示す。 第１図 第２図 第３図 第４図 第５Ｂ０
一実施例の半導体装置の断面図、第３図乃至第５図は本
発明の一実施例の半導体装置の配線層の形成方法を説明
するための要部断面図である。 図において、１２・２１は金の配線層、１３・２２は窒
化チタン膜を示す。 第１図 第２図 第３図 第４図 第５Ｂ０
Claims (1)
- 上面に窒化チタン膜が形成された金又は白金の配線層が
設けられたことを特徴とする半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040900A JPS59167059A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040900A JPS59167059A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59167059A true JPS59167059A (ja) | 1984-09-20 |
| JPH056342B2 JPH056342B2 (ja) | 1993-01-26 |
Family
ID=12593384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58040900A Granted JPS59167059A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167059A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256654A (ja) * | 1985-05-09 | 1986-11-14 | Nec Corp | 多層配線の形成方法 |
| US4920071A (en) * | 1985-03-15 | 1990-04-24 | Fairchild Camera And Instrument Corporation | High temperature interconnect system for an integrated circuit |
| US5535843A (en) * | 1993-12-20 | 1996-07-16 | Nippondenso Co., Ltd. | Traveling carriage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133683A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor device |
-
1983
- 1983-03-11 JP JP58040900A patent/JPS59167059A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133683A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920071A (en) * | 1985-03-15 | 1990-04-24 | Fairchild Camera And Instrument Corporation | High temperature interconnect system for an integrated circuit |
| US5414301A (en) * | 1985-03-15 | 1995-05-09 | National Semiconductor Corporation | High temperature interconnect system for an integrated circuit |
| JPS61256654A (ja) * | 1985-05-09 | 1986-11-14 | Nec Corp | 多層配線の形成方法 |
| US5535843A (en) * | 1993-12-20 | 1996-07-16 | Nippondenso Co., Ltd. | Traveling carriage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH056342B2 (ja) | 1993-01-26 |
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