JPS59175773A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS59175773A JPS59175773A JP58050851A JP5085183A JPS59175773A JP S59175773 A JPS59175773 A JP S59175773A JP 58050851 A JP58050851 A JP 58050851A JP 5085183 A JP5085183 A JP 5085183A JP S59175773 A JPS59175773 A JP S59175773A
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- JP
- Japan
- Prior art keywords
- gate
- electrode
- source
- recess
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/877—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having recessed gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタ（ＦＥＴ）、％に、ゲ
ートにショットキーパＶヤ電極を用いたＮＥＴの改良に
関するものである。
ートにショットキーパＶヤ電極を用いたＮＥＴの改良に
関するものである。
第１図は従来のヒ化ガリウム（ＧａＡｓ）ＦＥＴの一例
を示す断面図で、ＧａＡｓ半絶縁性基板（１）の上に高
抵抗バッファ層（２）を成長させ、更に、その上に薄い
ｎ形動作層（３）を成長させたエピタキシャルウェーハ
を用い、動作層（３）の上に互いに離れて動作層（３）
にオーミック接触をするソース電極（４）およびドレイ
ン電極（５）を形成し、これらの間にゲートショットキ
ー電極（６）を形成した構造を有している。
を示す断面図で、ＧａＡｓ半絶縁性基板（１）の上に高
抵抗バッファ層（２）を成長させ、更に、その上に薄い
ｎ形動作層（３）を成長させたエピタキシャルウェーハ
を用い、動作層（３）の上に互いに離れて動作層（３）
にオーミック接触をするソース電極（４）およびドレイ
ン電極（５）を形成し、これらの間にゲートショットキ
ー電極（６）を形成した構造を有している。
このＦＥ、Ｔの動作電流■。８ｓを決定する動作層（３
）の厚さを、あらかじめ所望の電流値が得られる厚させ
で薄くし、その後に各電極を形成したものであるＯ このように、第１図の構造では蜆Ｊ作層（３）が尚くて
長いので、ソース・ドレイン間の抵抗が大きくなる。Ｇ
ａＡｓ ＦＥＴの低雑音化、高出力化、高効率化という
ような高性能化には、入力側すなわち、ソース・ゲート
間の抵抗（一般にソース抵抗ＲＳと呼ばれる。）を低減
する必要がある。
）の厚さを、あらかじめ所望の電流値が得られる厚させ
で薄くし、その後に各電極を形成したものであるＯ このように、第１図の構造では蜆Ｊ作層（３）が尚くて
長いので、ソース・ドレイン間の抵抗が大きくなる。Ｇ
ａＡｓ ＦＥＴの低雑音化、高出力化、高効率化という
ような高性能化には、入力側すなわち、ソース・ゲート
間の抵抗（一般にソース抵抗ＲＳと呼ばれる。）を低減
する必要がある。
第２図はこのような点を考慮に入れた従来のＧａＡｓ
ＦＥＴの他の例を示す断面図、第３図はこの従来例のゲ
ート近傍の拡大断面図で、この例では動作層（３ａ）の
厚さが第１図における動作層（３）の厚すの３倍程度の
エビタキシャルウェーハヲ用イ、ゲートショットキー電
極（６）の下の部分に凹部（リセス）（７）を形成し、
その部分の動作層（３ｂ）の厚さを第１図における動作
層（３）の厚さと等しくして、所望の動作電流よりＳ’
Ｓを得るとともに、ソース・ゲート間の動作Ｊｌ （３
ａ）を厚くすることによってソース抵抗ＲＳを低くして
いる。
ＦＥＴの他の例を示す断面図、第３図はこの従来例のゲ
ート近傍の拡大断面図で、この例では動作層（３ａ）の
厚さが第１図における動作層（３）の厚すの３倍程度の
エビタキシャルウェーハヲ用イ、ゲートショットキー電
極（６）の下の部分に凹部（リセス）（７）を形成し、
その部分の動作層（３ｂ）の厚さを第１図における動作
層（３）の厚さと等しくして、所望の動作電流よりＳ’
Ｓを得るとともに、ソース・ゲート間の動作Ｊｌ （３
ａ）を厚くすることによってソース抵抗ＲＳを低くして
いる。
ところが、この第２図、第３図の従来例では、ゲート耐
圧がゲート部リセス（７）の幅Ｆに関係し、幅Ｆが広い
ほどゲート耐圧が高い。一方、リセス（７）の幅Ｆを大
きくすると、厚さの薄い動作層の部分（３ａ）が増加す
るので、ソース抵抗Ｒｓが増加し、リセス構造としたメ
リットを減少させる。
圧がゲート部リセス（７）の幅Ｆに関係し、幅Ｆが広い
ほどゲート耐圧が高い。一方、リセス（７）の幅Ｆを大
きくすると、厚さの薄い動作層の部分（３ａ）が増加す
るので、ソース抵抗Ｒｓが増加し、リセス構造としたメ
リットを減少させる。
そこで、高出力ＦＥＴで高いゲート耐圧が要求される場
合には、ゲート耐圧とソース抵抗Ｒｓとの妥協点を実験
的に見出し、リセス（７）の幅Ｆを決定していた。すな
わち、第２図、第３図の従来例ではゲート耐圧とソース
抵抗Ｒ８との間はトレード・オフの関係にあるので、両
者を同時に向上させることは不可能であった。
合には、ゲート耐圧とソース抵抗Ｒｓとの妥協点を実験
的に見出し、リセス（７）の幅Ｆを決定していた。すな
わち、第２図、第３図の従来例ではゲート耐圧とソース
抵抗Ｒ８との間はトレード・オフの関係にあるので、両
者を同時に向上させることは不可能であった。
一方、小信号用低雑音ＦＥＴのように、あ１り大きいゲ
ート耐圧を必要としない素子では、低雑音化の要求から
、ソース抵抗Ｒ８の低減が重装であり、リセス幅Ｆをよ
り狭くしたい。ところが、リセス幅Ｆはゲート形成時の
写真製版用のポトレジストの除去された窓の幅と、リセ
ス部をエツチングする際のサイドエツチングの量とで一
義的に最小幅が決定されてしまい、例えばゲート長Ｅが
１μｍ１リーじス（７）の深さＤが０．７．μＩΩ程度
のときは、リセス（７）の幅Ｆは１．５μｍ以上になっ
てし甘う。このように、第２図、第３図の従来例の構造
ではソース抵抗ＲＳの低減にも限界があった。
ート耐圧を必要としない素子では、低雑音化の要求から
、ソース抵抗Ｒ８の低減が重装であり、リセス幅Ｆをよ
り狭くしたい。ところが、リセス幅Ｆはゲート形成時の
写真製版用のポトレジストの除去された窓の幅と、リセ
ス部をエツチングする際のサイドエツチングの量とで一
義的に最小幅が決定されてしまい、例えばゲート長Ｅが
１μｍ１リーじス（７）の深さＤが０．７．μＩΩ程度
のときは、リセス（７）の幅Ｆは１．５μｍ以上になっ
てし甘う。このように、第２図、第３図の従来例の構造
ではソース抵抗ＲＳの低減にも限界があった。
また、ＧａＡｓ ＦＥＴの低雑音化、高出力化などのよ
うな高性能化においては、ゲート（６）の下に伸び層 る空乏層の容量Ｃ（以下「空乏怠容童Ｃｇ」という。）
を低減することも非常にＭｌｉで、そのために従来から
ゲート長Ｅを短かくすることに力がそそがれてきた。そ
して、現任ではこのゲート長Ｅはホトレジストの窓の幅
、つまり、写真製版時のマスクの精度で一義的に決定さ
れる。従って、量芹性、夛留りを考えると、ゲート本数
の少ない小信号用ＦＥＴではゲート長Ｅは０．３〜０．
５μｍ１ゲ一ト本数の多い高出力ＦＥＴではゲート長１
Ｂは。、訃〜１．０μｍが限界と考えられる。
うな高性能化においては、ゲート（６）の下に伸び層 る空乏層の容量Ｃ（以下「空乏怠容童Ｃｇ」という。）
を低減することも非常にＭｌｉで、そのために従来から
ゲート長Ｅを短かくすることに力がそそがれてきた。そ
して、現任ではこのゲート長Ｅはホトレジストの窓の幅
、つまり、写真製版時のマスクの精度で一義的に決定さ
れる。従って、量芹性、夛留りを考えると、ゲート本数
の少ない小信号用ＦＥＴではゲート長Ｅは０．３〜０．
５μｍ１ゲ一ト本数の多い高出力ＦＥＴではゲート長１
Ｂは。、訃〜１．０μｍが限界と考えられる。
この発明は以上のような点に鑑みてなされたもので、ゲ
ート電極をリセス内のソース電極寄りに形成することに
よって、ゲート・ドレイン間耐圧ＢＶＧＤＯを向上させ
るとともに、ソース抵抗ＲＦ３を低減させた高性能なＦ
１℃Ｔを提供するものである。
ート電極をリセス内のソース電極寄りに形成することに
よって、ゲート・ドレイン間耐圧ＢＶＧＤＯを向上させ
るとともに、ソース抵抗ＲＦ３を低減させた高性能なＦ
１℃Ｔを提供するものである。
第４図はこの発明の一実施例を示す断面図で、従来例と
同一符号は同一または相当部分を示す、この実施例では
従来例と同様、動作層（３ａ）へのリセス（７）はソー
ス′硫極（４）とドレイン電極（５）との間の中央部に
形成され、ゲート電極（６）のみがリセス（７）のソー
ス電極（４）側に賄って形成されている。第５図はこの
実施例のゲート電極の形成方法を示す断面図で、通常の
エピタキシャル・ウェーハのＷい動作層（３ａ）の上に
、ソース電極（４）およびドレイン電極（５）を形成し
た後に、従来と同様の中央部に幅Ｗの開孔を有するゲー
ト形成用ホト【／シストマスク（８）を形成する。その
後に、ソース電極（４）とドレイン電極（５）との間に
流れる電流が所望の値を示すまでゲート部をエツチング
してリセス（７）を形成する。ここまでは従来と同様で
ある。次に、ケート電極用金属をウェーハ面（こ対して
垂直になるような蒸着源ビームを用いてゲート電極ン形
既すると第２図に示したような従来例構造が（９られる
。
同一符号は同一または相当部分を示す、この実施例では
従来例と同様、動作層（３ａ）へのリセス（７）はソー
ス′硫極（４）とドレイン電極（５）との間の中央部に
形成され、ゲート電極（６）のみがリセス（７）のソー
ス電極（４）側に賄って形成されている。第５図はこの
実施例のゲート電極の形成方法を示す断面図で、通常の
エピタキシャル・ウェーハのＷい動作層（３ａ）の上に
、ソース電極（４）およびドレイン電極（５）を形成し
た後に、従来と同様の中央部に幅Ｗの開孔を有するゲー
ト形成用ホト【／シストマスク（８）を形成する。その
後に、ソース電極（４）とドレイン電極（５）との間に
流れる電流が所望の値を示すまでゲート部をエツチング
してリセス（７）を形成する。ここまでは従来と同様で
ある。次に、ケート電極用金属をウェーハ面（こ対して
垂直になるような蒸着源ビームを用いてゲート電極ン形
既すると第２図に示したような従来例構造が（９られる
。
この実施例の構造を得るには、第５図に一品鎖線で示す
ように蒸着源ビームを斜め方向から供給してゲート電極
（６）を形成すればよい。この蒸治のビームの供給角近
は、ゲー１’ ｒｉ 極（６１のドレイン側のエツジａ
からリセス（７）のドレイン側のエツジｂ１での距離Ａ
が所要のゲート・ドレイン間耐圧ｓＶ ｃｏ。
ように蒸着源ビームを斜め方向から供給してゲート電極
（６）を形成すればよい。この蒸治のビームの供給角近
は、ゲー１’ ｒｉ 極（６１のドレイン側のエツジａ
からリセス（７）のドレイン側のエツジｂ１での距離Ａ
が所要のゲート・ドレイン間耐圧ｓＶ ｃｏ。
が得られるような値になるように設定する。
ゲートｆ［＝ｌ圧は一般にリセス（７）の幅Ｆで決定さ
れると考えられており、高ｌｉ！４圧化のためには、こ
のリセス幅Ｆを広げる方法がとられてきたか、更に詳細
な実験を行なった結果、ゲート耐圧はリセス（７）の深
さＤと関係し・、ケート・ドレイン間の耐圧ＢＶ［ｌＤ
Ｏはグーｌ−電極（６）のドレイン側のエツジ８とリセ
ス（７）のドレイン側のエツジｂとの間の距離Ａに関係
し、ま７ｚこ、ゲート・ソース間の耐圧はゲート’Ｉｔ
Ｆｋ ［６）のソース側エツジＣとリセス（７）のソ
ース側エツジｄとの間の距離Ｂに関係することが判った
。第６図はリセスの深さが０．７μｍのときの上記距ｔ
ｉｌｔ Ａとゲート・ドレイン間の耐圧ＢＶ ａ ｏ
ｏとの関係を示す。この関係Ａｊ １，１セス（７）の
深さＤによって変化するが、距離Ａ、が大きい程、ゲ〜
１・・ドレイン間耐圧ＢＩＩ。ＤＯは大きくなる。
れると考えられており、高ｌｉ！４圧化のためには、こ
のリセス幅Ｆを広げる方法がとられてきたか、更に詳細
な実験を行なった結果、ゲート耐圧はリセス（７）の深
さＤと関係し・、ケート・ドレイン間の耐圧ＢＶ［ｌＤ
Ｏはグーｌ−電極（６）のドレイン側のエツジ８とリセ
ス（７）のドレイン側のエツジｂとの間の距離Ａに関係
し、ま７ｚこ、ゲート・ソース間の耐圧はゲート’Ｉｔ
Ｆｋ ［６）のソース側エツジＣとリセス（７）のソ
ース側エツジｄとの間の距離Ｂに関係することが判った
。第６図はリセスの深さが０．７μｍのときの上記距ｔ
ｉｌｔ Ａとゲート・ドレイン間の耐圧ＢＶ ａ ｏ
ｏとの関係を示す。この関係Ａｊ １，１セス（７）の
深さＤによって変化するが、距離Ａ、が大きい程、ゲ〜
１・・ドレイン間耐圧ＢＩＩ。ＤＯは大きくなる。
一般にＦ’ＥＴを動作させる場合、ソース電極（４）は
接地し、ゲート電極（６）に負、ドレイン電極（５）に
正のバイアス電圧を印加する。従って、ゲート・ドレイ
ン間はゲート・ソース間に比して、より大きな逆電圧が
かかることになる。そこで、ゲート・ドレイン間耐圧Ｂ
Ｖｏ、。の大きいことが必要となる。一方、ゲート・ソ
ース間耐圧ＢｖＧ８ｏはビンチオンさせるに十分ノＪた
けの耐圧があれはよく、一般に、ピンオフ電圧■、は３
〜４ｖ程度であるので、ソース・ゲート間耐圧ＢＶｏｓ
ｏは５〜工ＯＶあればよく、従って、第４図の実施例の
構造では距離Ａが犬さくなると距離Ｂは減少してケート
・ソース間耐圧Ｂｖ６ｓｏは低下するが、動作上問題に
はならない。
接地し、ゲート電極（６）に負、ドレイン電極（５）に
正のバイアス電圧を印加する。従って、ゲート・ドレイ
ン間はゲート・ソース間に比して、より大きな逆電圧が
かかることになる。そこで、ゲート・ドレイン間耐圧Ｂ
Ｖｏ、。の大きいことが必要となる。一方、ゲート・ソ
ース間耐圧ＢｖＧ８ｏはビンチオンさせるに十分ノＪた
けの耐圧があれはよく、一般に、ピンオフ電圧■、は３
〜４ｖ程度であるので、ソース・ゲート間耐圧ＢＶｏｓ
ｏは５〜工ＯＶあればよく、従って、第４図の実施例の
構造では距離Ａが犬さくなると距離Ｂは減少してケート
・ソース間耐圧Ｂｖ６ｓｏは低下するが、動作上問題に
はならない。
互７こ、距離Ｂは、第５図に示したようにホトレジスト
マスク（８）の開孔の幅Ｗと厚さＴとでき才る角度θ〔
＝ｔａｎ’（シ）〕およびリセス（７）の深さＤによっ
て距離Ｂの最小値はき１す、ホトレジストマスク（８）
の開孔を従来の方法で形成している限り、距離Ｂは■、
≧ＢｖＧＳＯとなる程せまくなることは７よい。また、
距離Ｂが零になってもｖ、ａＢｖ、、。とｔｌることか
ン２いことも碓められている。従って、謁４図の実施例
の構造は第５図に示した方法で極めて容易に製造するこ
とができ、これによって、ゲート耐圧の大きいＦ’ＥＴ
が容易に得られる。
マスク（８）の開孔の幅Ｗと厚さＴとでき才る角度θ〔
＝ｔａｎ’（シ）〕およびリセス（７）の深さＤによっ
て距離Ｂの最小値はき１す、ホトレジストマスク（８）
の開孔を従来の方法で形成している限り、距離Ｂは■、
≧ＢｖＧＳＯとなる程せまくなることは７よい。また、
距離Ｂが零になってもｖ、ａＢｖ、、。とｔｌることか
ン２いことも碓められている。従って、謁４図の実施例
の構造は第５図に示した方法で極めて容易に製造するこ
とができ、これによって、ゲート耐圧の大きいＦ’ＥＴ
が容易に得られる。
また、第４図の実施例ではゲート電極（６）とソース電
極（４）との距離ａｙ減少させる構造になっており、ソ
ース抵抗Ｒ８の低減か図れる。また、ドレイン側に動作
層（３ａ）の厚さの薄い領域が増加した形となるので、
チャネル抵抗が太きく、即ちドレインコンダクタンスｇ
、が減少し、これによって利得が増大する効果もある。
極（４）との距離ａｙ減少させる構造になっており、ソ
ース抵抗Ｒ８の低減か図れる。また、ドレイン側に動作
層（３ａ）の厚さの薄い領域が増加した形となるので、
チャネル抵抗が太きく、即ちドレインコンダクタンスｇ
、が減少し、これによって利得が増大する効果もある。
以上説明した方法は、第４図の実施例の構造を得る一つ
の方法であり、写真製版などによって、距離Ｂを小さく
し、距離Ａを増大させることもできる。
の方法であり、写真製版などによって、距離Ｂを小さく
し、距離Ａを増大させることもできる。
第７図および第８図はそれぞれこの発明の他の実施例お
よび更に他の実施例を示す断面図である。
よび更に他の実施例を示す断面図である。
第７図の実施例はリセス（７）をドレイン側のみに広げ
、ゲート電極（６）をソース電極（４）とドレイン電極
（５）との間の中央の位置に、ウェーハ面に垂直な方向
の蒸着ビームで形成したもので、ゲート・ドレイン間耐
圧ＢＶｏ、。および利得の向上が可能で、ゲート・ソー
ス間耐圧Ｂｖｏｓｏおよびソース抵抗Ｒ８は従来と同等
である。また、第８図の実施例はリセス（７）をその幅
は従来通りで、ソース寄りの位置に形成したものでゲー
ト・ドレイン間耐圧Ｂｖ（＋ Ｄ Ｑおよび利得の向上
のみでなく、ソース抵抗Ｒｓおよび空乏層容量Ｃｇの低
減が可能である。
、ゲート電極（６）をソース電極（４）とドレイン電極
（５）との間の中央の位置に、ウェーハ面に垂直な方向
の蒸着ビームで形成したもので、ゲート・ドレイン間耐
圧ＢＶｏ、。および利得の向上が可能で、ゲート・ソー
ス間耐圧Ｂｖｏｓｏおよびソース抵抗Ｒ８は従来と同等
である。また、第８図の実施例はリセス（７）をその幅
は従来通りで、ソース寄りの位置に形成したものでゲー
ト・ドレイン間耐圧Ｂｖ（＋ Ｄ Ｑおよび利得の向上
のみでなく、ソース抵抗Ｒｓおよび空乏層容量Ｃｇの低
減が可能である。
以上説明したように、この発明ではを１１作層にリセス
構造を有するＦＥＴにおいて、そのリセス内でゲート電
極をソース寄りに形成したので、ソース抵抗ＲＳとゲー
ト耐圧Ｂ■ｏ、。とをともに向上させることが可能とな
り、ＦＫＴＯ高耐圧化、高効率化および低雑音化を同時
に達成できる。
構造を有するＦＥＴにおいて、そのリセス内でゲート電
極をソース寄りに形成したので、ソース抵抗ＲＳとゲー
ト耐圧Ｂ■ｏ、。とをともに向上させることが可能とな
り、ＦＫＴＯ高耐圧化、高効率化および低雑音化を同時
に達成できる。
第１図は従来のＧａＡｓ ＦＥＴの一例を示す断面図、
第２図はリセス構造の従来のＧａＡ−ｓ ＦＥＴの他の
例を示）−所丁面区、第３図は第２図の従来例のゲート
近傍の拡大断面１、第４図はこの発明の一実施例を示す
断面図、第５図はこの実施例のゲート電極の形成方法２
示ず断面図、第６図はリセス内のゲート電極の位置とゲ
ート・ドレイン間耐圧との関係の一例を示す特性図、第
７図および第８図はそれぞれこの発明の他の実施例およ
び更に他の実施例を示す断面図である。 図において、（３ａ）は動作層、（４）にソース′融極
、（５）はドレイン電極、（６）はゲートショットキー
電極、（７）は凹部（リセス）である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名）第１図 第２図 第３図 １（−−−−／−−−一重 鎖４図 第ら図 第６図 第７図 第８図 ！Ｉ−！許庁長宮殿 ｌ 事件の表示 す、）願昭５８−５０８５１４２
、発明の名称 電界効果トランジスタ３、補正をす
る者 代表者片由仁へ部 ４代理人 ＼、□ ＼ ５ 補正の対象 明細病の発明の詳細な説明の株および図面の第６図 ６、補正の内容 ｆＮ 明細省の第６頁原１７行に「ＳＶｏ、。Ｊとあ
るのを’ ”ＯＤＯ’と訂正する。 （２１四、第７頁第２〜８行に［ゲート耐圧はリセスー
ーーー距離Ｂに関係する」とあるのを「ケート・トレイ
ン間の対圧′ＢＶ。、。およびケート・ノース間の耐圧
はともにリセス（７）の深ネＤに関係し、更に前者はケ
ート電極（６ｊのトレイン側のエツジａとリセス（７）
のトレイン側エンジｂとの間の距離１〜に関係し、後者
はケート電極（６）のソース側エツジＣとす七ス（７）
のソース側エツジｄとの−」の距離Ｂに関係する」と削
正する。 （３）図面の第６図を添伺図の通りに引止する。 ７、添付１類の目録 訂正後の第６図を示す図面 １通以上 第（３図 −一一一
第２図はリセス構造の従来のＧａＡ−ｓ ＦＥＴの他の
例を示）−所丁面区、第３図は第２図の従来例のゲート
近傍の拡大断面１、第４図はこの発明の一実施例を示す
断面図、第５図はこの実施例のゲート電極の形成方法２
示ず断面図、第６図はリセス内のゲート電極の位置とゲ
ート・ドレイン間耐圧との関係の一例を示す特性図、第
７図および第８図はそれぞれこの発明の他の実施例およ
び更に他の実施例を示す断面図である。 図において、（３ａ）は動作層、（４）にソース′融極
、（５）はドレイン電極、（６）はゲートショットキー
電極、（７）は凹部（リセス）である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名）第１図 第２図 第３図 １（−−−−／−−−一重 鎖４図 第ら図 第６図 第７図 第８図 ！Ｉ−！許庁長宮殿 ｌ 事件の表示 す、）願昭５８−５０８５１４２
、発明の名称 電界効果トランジスタ３、補正をす
る者 代表者片由仁へ部 ４代理人 ＼、□ ＼ ５ 補正の対象 明細病の発明の詳細な説明の株および図面の第６図 ６、補正の内容 ｆＮ 明細省の第６頁原１７行に「ＳＶｏ、。Ｊとあ
るのを’ ”ＯＤＯ’と訂正する。 （２１四、第７頁第２〜８行に［ゲート耐圧はリセスー
ーーー距離Ｂに関係する」とあるのを「ケート・トレイ
ン間の対圧′ＢＶ。、。およびケート・ノース間の耐圧
はともにリセス（７）の深ネＤに関係し、更に前者はケ
ート電極（６ｊのトレイン側のエツジａとリセス（７）
のトレイン側エンジｂとの間の距離１〜に関係し、後者
はケート電極（６）のソース側エツジＣとす七ス（７）
のソース側エツジｄとの−」の距離Ｂに関係する」と削
正する。 （３）図面の第６図を添伺図の通りに引止する。 ７、添付１類の目録 訂正後の第６図を示す図面 １通以上 第（３図 −一一一
Claims (1)
- 【特許請求の範囲】 ［１） ｎ形半導体からなる動作層の上面に互いに所
要距離隔ててソース電極およびドレイン電極を形成し、
上記ソース電極とドレイン電極との間の上記動作層上面
の一部に四部を形成し、上記凹部内の上記ソース電極寄
りの位置にゲートショットキー電極を形成してなること
を特徴とする電界効果トランジスタ。 （２） 半導体がヒ化ガリウムであることを４１￥−
徴とする特許請求の範囲第１項記載の電界効果トランジ
スタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050851A JPS59175773A (ja) | 1983-03-26 | 1983-03-26 | 電界効果トランジスタ |
| FR8404671A FR2543365B1 (fr) | 1983-03-26 | 1984-03-26 | Transistor a effet de champ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050851A JPS59175773A (ja) | 1983-03-26 | 1983-03-26 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175773A true JPS59175773A (ja) | 1984-10-04 |
Family
ID=12870217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58050851A Pending JPS59175773A (ja) | 1983-03-26 | 1983-03-26 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS59175773A (ja) |
| FR (1) | FR2543365B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1190294B (it) * | 1986-02-13 | 1988-02-16 | Selenia Ind Elettroniche | Una struttura di fotopolimero a multistrati (mlr) per la fabbricazione di dispositivi mesfet con gate submicrometrico e con canale incassato (recesse) di lunghezza variabile |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543888A (en) * | 1978-09-22 | 1980-03-27 | Nec Corp | Manufacture of junction gate type field effect transistor |
| JPS574168A (en) * | 1980-06-10 | 1982-01-09 | Nec Corp | Field-effect transistor device |
| JPS5952881A (ja) * | 1982-09-21 | 1984-03-27 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654074A (en) * | 1979-10-08 | 1981-05-13 | Mitsubishi Electric Corp | Manufacture of schottky barrier-type field-effect transistor |
| JPS56112759A (en) * | 1980-02-08 | 1981-09-05 | Nec Corp | Formation of gate electrode |
| EP0064745A3 (de) * | 1981-05-07 | 1983-11-09 | Microwave Semiconductor Corp. | Verfahren zum Herstellen eines Feldeffekttransistors |
-
1983
- 1983-03-26 JP JP58050851A patent/JPS59175773A/ja active Pending
-
1984
- 1984-03-26 FR FR8404671A patent/FR2543365B1/fr not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543888A (en) * | 1978-09-22 | 1980-03-27 | Nec Corp | Manufacture of junction gate type field effect transistor |
| JPS574168A (en) * | 1980-06-10 | 1982-01-09 | Nec Corp | Field-effect transistor device |
| JPS5952881A (ja) * | 1982-09-21 | 1984-03-27 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2543365B1 (fr) | 1988-09-23 |
| FR2543365A1 (fr) | 1984-09-28 |
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