JPS59200520A - Ｃｍｏｓフリツプフロツプ回路 - Google Patents
Ｃｍｏｓフリツプフロツプ回路Info
- Publication number
- JPS59200520A JPS59200520A JP58072884A JP7288483A JPS59200520A JP S59200520 A JPS59200520 A JP S59200520A JP 58072884 A JP58072884 A JP 58072884A JP 7288483 A JP7288483 A JP 7288483A JP S59200520 A JPS59200520 A JP S59200520A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- latch circuit
- circuit
- flop circuit
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the primary-secondary type
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート形電界効果ト
ランジスタ）で構成されたＣＭＯ３（相補型ＭＯ３）フ
リップフロップ回路に関するもので、例えば、多数のＣ
ＭＯＳフリップフロップｎ路を具備するＣＭＯ３集積回
路装置に有効な技術に関するものである。
ランジスタ）で構成されたＣＭＯ３（相補型ＭＯ３）フ
リップフロップ回路に関するもので、例えば、多数のＣ
ＭＯＳフリップフロップｎ路を具備するＣＭＯ３集積回
路装置に有効な技術に関するものである。
ＣＭＯＳフリップフロップ回路として、第１図に示すよ
うなマスタースレーブＣＭＯＳフリップフロップ回路が
公知である。このフリップフロップ回路は、ｐチャンネ
ルＭＯ３ＦＥＴＱＩ、Ｑ３とｎチャンネルＭＯ３ＦＥＴ
Ｑ２．Ｑ４とがそれぞれ並列接続して構成されたＣＭＯ
３伝送ゲートＴＩ、Ｔ２と、ＣＭＯＳインバータＩＶＩ
、ＩＶ２で構成されたマスターラッチ回路ＭＬとＣＭＯ
ＳインバータＩＶ３．ＩＶ４で構成されたスレーブラッ
チ回路ＳＬと、上記伝送ゲー）ＴＩ、Ｔ２へ供給する反
転クロック信号Ｃを形成するためのインバータＩＶ５と
により構成される。このフリツブフロップ回路は、クロ
ック信号Ｃがロウレベル（ＯＶ）のとき、伝送ゲートＴ
Ｉを構成するＭＯ３ＦＥＴＱ１．Ｑ２がオン状態となっ
て、マスターラッチ回路ＭＬに入力信号りが取り込まれ
る。
うなマスタースレーブＣＭＯＳフリップフロップ回路が
公知である。このフリップフロップ回路は、ｐチャンネ
ルＭＯ３ＦＥＴＱＩ、Ｑ３とｎチャンネルＭＯ３ＦＥＴ
Ｑ２．Ｑ４とがそれぞれ並列接続して構成されたＣＭＯ
３伝送ゲートＴＩ、Ｔ２と、ＣＭＯＳインバータＩＶＩ
、ＩＶ２で構成されたマスターラッチ回路ＭＬとＣＭＯ
ＳインバータＩＶ３．ＩＶ４で構成されたスレーブラッ
チ回路ＳＬと、上記伝送ゲー）ＴＩ、Ｔ２へ供給する反
転クロック信号Ｃを形成するためのインバータＩＶ５と
により構成される。このフリツブフロップ回路は、クロ
ック信号Ｃがロウレベル（ＯＶ）のとき、伝送ゲートＴ
Ｉを構成するＭＯ３ＦＥＴＱ１．Ｑ２がオン状態となっ
て、マスターラッチ回路ＭＬに入力信号りが取り込まれ
る。
そして、クロック信号Ｃがハイレベル（Ｖ ｏｏ ）の
とき、伝送ゲートＴ２を構成するＭＯ３ＦＥＴＱ３、Ｑ
４がオン状態となって、上記マスターランチ回路ＭＬの
出力がスレーブラッチ回路ＳＬに取り込まれる。
とき、伝送ゲートＴ２を構成するＭＯ３ＦＥＴＱ３、Ｑ
４がオン状態となって、上記マスターランチ回路ＭＬの
出力がスレーブラッチ回路ＳＬに取り込まれる。
上記ＣＭＯＳフリップフロップ回路においては、上記Ｃ
ＭＯ３伝送ゲートを用いることによって、伝達すべき信
号レベルを正しく出力側に得るものである。すなわち、
ｎチャンネルＭＯＳ Ｆ ＥＴ又はｐチャンネルＭＯ３
ＦＥＴのみにより伝送ゲートを構成したのでは、そのし
きい値電圧骨だけハイレベル又はロウレベルにレベル損
失が生じることによって、正しく信号レベルの伝送が行
われないからである。このため、第１図に示したような
ＣＭＯＳフリップフロップ回路にあっては、比較的素子
数が多くなるという欠点がある。
ＭＯ３伝送ゲートを用いることによって、伝達すべき信
号レベルを正しく出力側に得るものである。すなわち、
ｎチャンネルＭＯＳ Ｆ ＥＴ又はｐチャンネルＭＯ３
ＦＥＴのみにより伝送ゲートを構成したのでは、そのし
きい値電圧骨だけハイレベル又はロウレベルにレベル損
失が生じることによって、正しく信号レベルの伝送が行
われないからである。このため、第１図に示したような
ＣＭＯＳフリップフロップ回路にあっては、比較的素子
数が多くなるという欠点がある。
この発明の目的は、素子数の削減を図ったＣＭＯＳフリ
ップフロップ回路を提供することにある。
ップフロップ回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ｎチャンネルＭＯ３ＦＥＴ又はｐチャンネル
ＭＯＳ Ｆ ＥＴにより構成された伝送ゲートを通した
入力信号を２つのＣＭＯＳインバータにより構成された
ラッチ回路に入力して、このランチ回路の帰還用ＣＭＯ
Ｓインバータによりレベル補償を行わせるようにするも
のである。
ＭＯＳ Ｆ ＥＴにより構成された伝送ゲートを通した
入力信号を２つのＣＭＯＳインバータにより構成された
ラッチ回路に入力して、このランチ回路の帰還用ＣＭＯ
Ｓインバータによりレベル補償を行わせるようにするも
のである。
〔実施例１〕
第２図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭ Ｏ８築積面路の
製造技術によって、シリコンのような半導体基板上にお
いて形成される。
る。同図の各回路素子は、公知のＣＭ Ｏ８築積面路の
製造技術によって、シリコンのような半導体基板上にお
いて形成される。
この実施例では、特に制限されないが、マスタースレー
ブ型フリップフロップ回路を示している。
ブ型フリップフロップ回路を示している。
すなわち、ｐチャンネルＭＯ３ＦＥＴＱＩによりマスタ
ーラッチ回路ＭＬに入力信号りを取り込む伝送ゲートを
構成している。同様に、ｎチャンネルＭＯ３ＦＥＴＱ４
により上記マスターラッチ回路ＭＬからの出力信号をス
レーブラッチ回路ＳＬに取り込む伝送ゲートを構成する
ものである。そして、上記両ＭＯ３ＦＥＴＱＩ、Ｑ４の
ゲートには、共通にクロック信号Ｃが印加されている。
ーラッチ回路ＭＬに入力信号りを取り込む伝送ゲートを
構成している。同様に、ｎチャンネルＭＯ３ＦＥＴＱ４
により上記マスターラッチ回路ＭＬからの出力信号をス
レーブラッチ回路ＳＬに取り込む伝送ゲートを構成する
ものである。そして、上記両ＭＯ３ＦＥＴＱＩ、Ｑ４の
ゲートには、共通にクロック信号Ｃが印加されている。
上記各ラッチ回路ＭＬ （ＳＬ）は、そのレベル補償を
行うため、出力用ＣＭＯＳインバータＩＶＩ （ＩＶ
３）と帰還用ＣＭＯＳインバータＩＶ２ （ＩＶ４）と
で構成されている。これらのラッチ回路ＭＬ、ＳＬは、
伝送ゲートＴ１．Ｔ２を通した信号レベルに従って動作
するようにするため、上記帰還用インバータＩＶ２．Ｉ
Ｖ４のそれぞれの出力インピーダンスは、後述するレベ
ル補償動作を行うことができる範囲で比較的大きな値に
設定されている。それ故、ラッチ回路ＭＬ、ＳＬのそれ
ぞれは、を源電圧ＶＤＤの約１／２のロジックスレッシ
ョルド電圧を持っており、入力された信号レベルに従っ
た反転信号を出力端子から送出するものとなる。
行うため、出力用ＣＭＯＳインバータＩＶＩ （ＩＶ
３）と帰還用ＣＭＯＳインバータＩＶ２ （ＩＶ４）と
で構成されている。これらのラッチ回路ＭＬ、ＳＬは、
伝送ゲートＴ１．Ｔ２を通した信号レベルに従って動作
するようにするため、上記帰還用インバータＩＶ２．Ｉ
Ｖ４のそれぞれの出力インピーダンスは、後述するレベ
ル補償動作を行うことができる範囲で比較的大きな値に
設定されている。それ故、ラッチ回路ＭＬ、ＳＬのそれ
ぞれは、を源電圧ＶＤＤの約１／２のロジックスレッシ
ョルド電圧を持っており、入力された信号レベルに従っ
た反転信号を出力端子から送出するものとなる。
次に、この実施例回路の動作を説明する。
今、クロック信号Ｃがロウレベル（回路の接地電位）な
ら、ｐチャンネルＭＯＳ Ｆ ＥＴＱ １がオン状態と
なって、入力信号りをマスターラッチ回路ＭＬの入力に
伝える。この時、入力信号りがロウレベル（回路の接地
電位ＯＶ）であっても、上記ＭＯ３ＦＥＴＱＩのしきい
値電圧ｖｔｈ分だけ浮き上がるものとなってしまう。し
かし、上記ラッチ回路ＭＬのロジックスレッショルド電
圧よりも低いレベルであるから、インバータＩＶＩの出
力レベルがハイレベル（［源電圧Ｖ ＤＤ ）になり、
帰還用インバータＩＶ２の出力がロウレベルとなって上
記入力端子の電位を接地電位まで低下させるというレベ
ル補償動作を行うものである。なお、入力信号りがハイ
レベルなら、ｐチャンネルＭＯ３Ｆ ＥＴＱ １は、そ
のレベルをそのままマスターラッチ回路ＭＬの入力に伝
えるのものである。このようにしてマスターラッチ回路
ＭＬは、そのレベル補償を行いつつ、入力信号りをクロ
ック信号Ｃのロウレベルの期間にをり込むものとなる。
ら、ｐチャンネルＭＯＳ Ｆ ＥＴＱ １がオン状態と
なって、入力信号りをマスターラッチ回路ＭＬの入力に
伝える。この時、入力信号りがロウレベル（回路の接地
電位ＯＶ）であっても、上記ＭＯ３ＦＥＴＱＩのしきい
値電圧ｖｔｈ分だけ浮き上がるものとなってしまう。し
かし、上記ラッチ回路ＭＬのロジックスレッショルド電
圧よりも低いレベルであるから、インバータＩＶＩの出
力レベルがハイレベル（［源電圧Ｖ ＤＤ ）になり、
帰還用インバータＩＶ２の出力がロウレベルとなって上
記入力端子の電位を接地電位まで低下させるというレベ
ル補償動作を行うものである。なお、入力信号りがハイ
レベルなら、ｐチャンネルＭＯ３Ｆ ＥＴＱ １は、そ
のレベルをそのままマスターラッチ回路ＭＬの入力に伝
えるのものである。このようにしてマスターラッチ回路
ＭＬは、そのレベル補償を行いつつ、入力信号りをクロ
ック信号Ｃのロウレベルの期間にをり込むものとなる。
次に、クロック信号Ｃがハイレベル（電源電圧）になる
と、ｎチャンネルＭＯ３ＦＥＴＱ４がオン状態となって
、マスターラッチ回路ＭＬの出力信号をスレーブラッチ
回路ＳＬの入力に伝える。
と、ｎチャンネルＭＯ３ＦＥＴＱ４がオン状態となって
、マスターラッチ回路ＭＬの出力信号をスレーブラッチ
回路ＳＬの入力に伝える。
この時、マスターランチ回路ＭＬの出力信号がハイレベ
ル（電源電圧Ｖ ＤＤ ）であっても、上記ＭＯ３ＦＥ
ＴＱ４のしきい値電圧ｖｔｈ分だけ低下させた信号レベ
ル（ＶＤＤ−Ｖｔｈ）となってしまう。しかし、上記ラ
ッチ回路ＳＬのロジックスレッシッルド電圧よりも高い
レベルであるから、インバータＩＶ３の出力レベルがロ
ウレベルになり、帰還用インバータＩＶ４の出力がハイ
レベルとなってその入力電位を電源電圧ＶＤＤまで上昇
させるというレベル補償動作を行うものである。なお、
上記マスターラッチ回路ＭＬからの出力信号がロウレベ
ルなら、ｎチャンネルＭＯ３ＦＥＴＱ６は、そのレベル
をそのままスレーブランチ回路ＳＬの入力に伝えるのも
のである。このようにしてスレーブラッチ回路ＳＬは、
そのレベル補償を行いつつ、上記マスターラッチ回路Ｍ
Ｌの出力信号をクロック信号Ｃのハイレベルの期間に取
り込むものとなる。
ル（電源電圧Ｖ ＤＤ ）であっても、上記ＭＯ３ＦＥ
ＴＱ４のしきい値電圧ｖｔｈ分だけ低下させた信号レベ
ル（ＶＤＤ−Ｖｔｈ）となってしまう。しかし、上記ラ
ッチ回路ＳＬのロジックスレッシッルド電圧よりも高い
レベルであるから、インバータＩＶ３の出力レベルがロ
ウレベルになり、帰還用インバータＩＶ４の出力がハイ
レベルとなってその入力電位を電源電圧ＶＤＤまで上昇
させるというレベル補償動作を行うものである。なお、
上記マスターラッチ回路ＭＬからの出力信号がロウレベ
ルなら、ｎチャンネルＭＯ３ＦＥＴＱ６は、そのレベル
をそのままスレーブランチ回路ＳＬの入力に伝えるのも
のである。このようにしてスレーブラッチ回路ＳＬは、
そのレベル補償を行いつつ、上記マスターラッチ回路Ｍ
Ｌの出力信号をクロック信号Ｃのハイレベルの期間に取
り込むものとなる。
このようにして、各ラッチ回路ＭＬ、ＳＬは、その入力
信号レベルのレベル補償を行うので、インバータＩＶＩ
、ＩＶ３等において、その入力レベルが中間レベルとな
ることによって発生する比較的大きな直流電流が流れる
ことが防止できるから、その低消費電力動作を維持する
ことができるものとなる。
信号レベルのレベル補償を行うので、インバータＩＶＩ
、ＩＶ３等において、その入力レベルが中間レベルとな
ることによって発生する比較的大きな直流電流が流れる
ことが防止できるから、その低消費電力動作を維持する
ことができるものとなる。
このマスタースレーブ型フリップフロップ回路は、上述
のようにクロック信号Ｃの半周期骨づつシフトして入力
信号りがマスターフリップフロップとスレーブフリップ
フロップを通して出力されるという動作を行う。
のようにクロック信号Ｃの半周期骨づつシフトして入力
信号りがマスターフリップフロップとスレーブフリップ
フロップを通して出力されるという動作を行う。
（実施例２）
第３図には、この発明の他の一実施例の回路図が示され
ている。
ている。
この実施例では、上記伝送ゲートＴ１を構成するＭＯＳ
ＦＥＴがｎチャンネルＭＯ３ＦＥＴＱ２により構成され
、伝送ゲー１−７２を構成するＭＯＳＦＥＴがｐチャン
ネルＭＯ３ＦＥＴＱ３によって構成される点が上記第２
図の実施例と異なっている。したがって、この実施例で
は、クロック信号Ｃのハイレベルの期間にマスターラッ
チ回路ＭＬに入力信号りの取込みが行ｄｈ、クロック信
号Ｃのロウレベルの期間にスレーブラッチ回路ＳＬに上
記マスターラッチ回路ＭＬの出力信号の取込みが行われ
る。
ＦＥＴがｎチャンネルＭＯ３ＦＥＴＱ２により構成され
、伝送ゲー１−７２を構成するＭＯＳＦＥＴがｐチャン
ネルＭＯ３ＦＥＴＱ３によって構成される点が上記第２
図の実施例と異なっている。したがって、この実施例で
は、クロック信号Ｃのハイレベルの期間にマスターラッ
チ回路ＭＬに入力信号りの取込みが行ｄｈ、クロック信
号Ｃのロウレベルの期間にスレーブラッチ回路ＳＬに上
記マスターラッチ回路ＭＬの出力信号の取込みが行われ
る。
〔実施例３〕
第４図には、この発明の更に他の一実施例の回路図が示
されている。
されている。
この実施例では、上記伝送ゲー）ＴＩ、Ｔ２が同じ導電
型の例えばｎチャンネルＭＯ３ＦＥＴＱ２、Ｑ４によっ
て構成される。したがって、そのゲートには、２相のク
ロック信号Ｃ１，Ｃ２がそれぞれ印加されるものである
。
型の例えばｎチャンネルＭＯ３ＦＥＴＱ２、Ｑ４によっ
て構成される。したがって、そのゲートには、２相のク
ロック信号Ｃ１，Ｃ２がそれぞれ印加されるものである
。
（１１この実施例では、マスタースレーブ型フリップフ
ロップ回路を構成するための素子数は、第１図に示した
マスタースレーブ型フリップフロップ回路に比べて一方
の導電型の伝送ゲー）ＭＯＳＦＥＴと、反転クロック信
号を形成するインバータとが不用となるから合計４個の
ＭＯＳＦＥＴを削減できるという効果が得られる。
ロップ回路を構成するための素子数は、第１図に示した
マスタースレーブ型フリップフロップ回路に比べて一方
の導電型の伝送ゲー）ＭＯＳＦＥＴと、反転クロック信
号を形成するインバータとが不用となるから合計４個の
ＭＯＳＦＥＴを削減できるという効果が得られる。
（２）上記素子数の削減に伴い、その配線も削減するこ
とができるという効果が得られる。
とができるという効果が得られる。
（３）上記（１１及び（２）により、多数のフリップフ
ロップ回路を含む半導体集積回路装置においては、高集
積度を達成することができるという効果が得られる。
ロップ回路を含む半導体集積回路装置においては、高集
積度を達成することができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、フリップフロ
ップ回路は、１個の伝送ゲートＭＯ３ＦＥＴと、この伝
送ゲートＭＯ５ＦＥＴを通した信号を受ける１個のＣＭ
ＯＳランチ回路とにより構成するものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、フリップフロ
ップ回路は、１個の伝送ゲートＭＯ３ＦＥＴと、この伝
送ゲートＭＯ５ＦＥＴを通した信号を受ける１個のＣＭ
ＯＳランチ回路とにより構成するものであってもよい。
また、入力クロック端子から伝送ゲートＭＯ３ＦＥＴと
の間にゲート機能を設けるもの、スレーブラッチ回路の
出力と出力端子との間にゲート機能を設けるもの、ある
いはセント入力機能、リセット入力機能とうの付加回路
を設けるものであってもよい。
の間にゲート機能を設けるもの、スレーブラッチ回路の
出力と出力端子との間にゲート機能を設けるもの、ある
いはセント入力機能、リセット入力機能とうの付加回路
を設けるものであってもよい。
この発明は、ＣＭＯＳフリップフロップ回路として広く
利用できるものである。
利用できるものである。
第１図は、ＣＭＯＳフリップフロップ制路として考えら
れるものの一例を示す回路図、第２図は、この発明の一
実施例を示す回路図、第３図は、この発明の他の一実施
例を示す回路図、 第４図は、この発明の更に他の一実施例を示す回路図で
ある。 夏ＶＩ 〜ＩＶ４−−ＣＭＯＳインバータ、ＭＬ１ ・・マスターラッチ回路、ＳＬ・・スレーブラッチ回路 ２
れるものの一例を示す回路図、第２図は、この発明の一
実施例を示す回路図、第３図は、この発明の他の一実施
例を示す回路図、 第４図は、この発明の更に他の一実施例を示す回路図で
ある。 夏ＶＩ 〜ＩＶ４−−ＣＭＯＳインバータ、ＭＬ１ ・・マスターラッチ回路、ＳＬ・・スレーブラッチ回路 ２
Claims (1)
- 【特許請求の範囲】 １、ｎチャンネルＭＯ３ＦＥＴ又はｐチャンネルＭＯ３
ＦＥＴで構成された伝送ゲートと、この伝送ゲートを通
した入力信号を受ける出力用ＣＭＯＳインバータと、帰
還用ＣＭ ＯＳインバータからなるラッチ回路とを含む
ことを特徴とするＣＭＯＳフリップフロップ回路。 ２、上記フリップフロップ回路は、２個が縦列形態とさ
れ、上記伝送ゲートを時系列的に動作させることにより
、マスタースレーブ動作を行うものであることを特徴と
する特許請求の範囲第１項記載のＣＭＯＳフリップフロ
ップ回路。 ３、上記前段のフリップフロップ回路の伝送ゲートとｔ
＆段の伝送ゲートとは、互いに逆導電型のＭＯＳＦＥＴ
により構成されるものであることを特徴とする特許請求
の範囲第２項記載のフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072884A JPS59200520A (ja) | 1983-04-27 | 1983-04-27 | Ｃｍｏｓフリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072884A JPS59200520A (ja) | 1983-04-27 | 1983-04-27 | Ｃｍｏｓフリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200520A true JPS59200520A (ja) | 1984-11-13 |
Family
ID=13502201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072884A Pending JPS59200520A (ja) | 1983-04-27 | 1983-04-27 | Ｃｍｏｓフリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200520A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016059049A (ja) * | 2009-12-23 | 2016-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52103945A (en) * | 1976-02-26 | 1977-08-31 | Nec Corp | Latch circuit |
| JPS553234A (en) * | 1978-06-22 | 1980-01-11 | Toshiba Corp | Self-supporting cmos latch circuit |
| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
-
1983
- 1983-04-27 JP JP58072884A patent/JPS59200520A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52103945A (en) * | 1976-02-26 | 1977-08-31 | Nec Corp | Latch circuit |
| JPS553234A (en) * | 1978-06-22 | 1980-01-11 | Toshiba Corp | Self-supporting cmos latch circuit |
| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016059049A (ja) * | 2009-12-23 | 2016-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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