JPS5920067A - メモリシステム - Google Patents
メモリシステムInfo
- Publication number
- JPS5920067A JPS5920067A JP57128454A JP12845482A JPS5920067A JP S5920067 A JPS5920067 A JP S5920067A JP 57128454 A JP57128454 A JP 57128454A JP 12845482 A JP12845482 A JP 12845482A JP S5920067 A JPS5920067 A JP S5920067A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- ram
- rom
- line
- switching control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、メモリシステム、特に、メモリバスに供給し
たメモリアドレスにもとづいてＲＡＭ 。
たメモリアドレスにもとづいてＲＡＭ 。
ＲＯＭにアクセスするメモリシステムに関する。
従来のメモリシステムは、アクセス制御信号およびメモ
リアドレスを供給しデータを送受する中央処理装置と、
前記アクセス制御信号を転送する制御線および前記メモ
リアドレスを転送するメモリアドレス線および前記デー
タを転送するデータ線からなるメモリパスと、前記メモ
リアドレスが含まれているときに前記アクセス制御信号
および前記メモリアドレスにもとづいて前記データにア
クセスするＲＯＭメモリと、前記メモリアドレスが含ま
れているときに前記アクセス制御信号および前記メそリ
アドレスにもとづいて前記データにアクセスするＲＡＭ
メモリとを含んで構成される。
リアドレスを供給しデータを送受する中央処理装置と、
前記アクセス制御信号を転送する制御線および前記メモ
リアドレスを転送するメモリアドレス線および前記デー
タを転送するデータ線からなるメモリパスと、前記メモ
リアドレスが含まれているときに前記アクセス制御信号
および前記メモリアドレスにもとづいて前記データにア
クセスするＲＯＭメモリと、前記メモリアドレスが含ま
れているときに前記アクセス制御信号および前記メそリ
アドレスにもとづいて前記データにアクセスするＲＡＭ
メモリとを含んで構成される。
すなわち、従来のメモリパスシステムは例えはＲＡＭメ
モリ、ＲＯＭメモリともにメモリ容量が４に＠の場合Ｒ
ＡＭメモリのメモリアドレス領域がメモリアドレスでＯ
帯地〜４に番地とすると、ＲＯＭメモリのアドレス領域
はその連続したメモリアドレスとして４に番地〜８に番
地と設定してメモリアドレスでＲＡＭメモリか、ＲＯＭ
メモリかの区別をして、使用されていた。
モリ、ＲＯＭメモリともにメモリ容量が４に＠の場合Ｒ
ＡＭメモリのメモリアドレス領域がメモリアドレスでＯ
帯地〜４に番地とすると、ＲＯＭメモリのアドレス領域
はその連続したメモリアドレスとして４に番地〜８に番
地と設定してメモリアドレスでＲＡＭメモリか、ＲＯＭ
メモリかの区別をして、使用されていた。
このように、従来のメモリシステムは、メモリバスにＲ
ＡＭ 、ＲＯＭを接続する場合、メモリアドレスは几Ａ
Ｍ、ＲＯＭで異なった連続のアドレスであった。
ＡＭ 、ＲＯＭを接続する場合、メモリアドレスは几Ａ
Ｍ、ＲＯＭで異なった連続のアドレスであった。
そのため、計算機の立上げ時、特定のメモリアドレスよ
りスタートさせ決められたことをし、通常はＪＯＢプロ
グラムを実行させたい場合は、別の所より何らかの方法
によりそのＲＡＭにプログラムをストアーし、実行させ
なければならないという欠点があった。
りスタートさせ決められたことをし、通常はＪＯＢプロ
グラムを実行させたい場合は、別の所より何らかの方法
によりそのＲＡＭにプログラムをストアーし、実行させ
なければならないという欠点があった。
すなわち、従来のメモリシステムは立上時の実行が容易
でないという欠点があった。
でないという欠点があった。
本発明の目的は立上げ時の実行が容易に達成できるメモ
リシステムを提供することにある。
リシステムを提供することにある。
すなわち、本発明の目的はメモリパス上ＲＡＭ／ＲＯＭ
切換制御線を持つことにより上記欠点をなくシ、同一メ
モリアドレスでＲＡＭメモリ、ＲＯＭメモリのいずれか
の領域を接続可能にし、計算機の立上げ時等、決まった
特定のプログラムははじめからＲＯＭメモリに書き込ん
でおきＲＯＭの内容を実行し、通常の変化するＪＯＢプ
ログラムはＦｔＡＭメモリにストアーされたプログラム
で実行することを可能にしたメモリバスを提供すること
にある。
切換制御線を持つことにより上記欠点をなくシ、同一メ
モリアドレスでＲＡＭメモリ、ＲＯＭメモリのいずれか
の領域を接続可能にし、計算機の立上げ時等、決まった
特定のプログラムははじめからＲＯＭメモリに書き込ん
でおきＲＯＭの内容を実行し、通常の変化するＪＯＢプ
ログラムはＦｔＡＭメモリにストアーされたプログラム
で実行することを可能にしたメモリバスを提供すること
にある。
本発明のメモリシステムは、 Ｉｔ Ａ Ｍ ／ 、［
（、ＯＭ切換信号を含むアクセス制御信号およびメモリ
アドレスを供給しデータを送受する中央処理装置と、前
記ＲＡＭ／ＲＯＭ切換制御信号を転送するためのＲＡＭ
／ＲＯＭ切換制御線を含み前記アクセス制御信号を転送
する制御線お↓び前記メモリアドレスを転送ヂるメモリ
アドレス線および前記データを転送するデータ線からガ
るメモリバスと、前記ＲＡＭ／ＲＯＭ切換制御信号が指
示しているとき前記アクセス制御信号および前記メモリ
アドレスにもとづいて前記データにアクセスするＲＯＭ
メモリと、前記ＲＡＭ／ＲＯＭ切換制御信号が指示して
いるとき前記アクセス制御信号および前記メモリアドレ
スにもとづいて前記データにアクセスするＲＡＭメモリ
とを含んて請あ目１１１゜すなわち、本発明のメモリシ
ステムは、ＲＡＭ／ＲＯＭ切換制御線をもつメモリバス
を含んで構成される。
（、ＯＭ切換信号を含むアクセス制御信号およびメモリ
アドレスを供給しデータを送受する中央処理装置と、前
記ＲＡＭ／ＲＯＭ切換制御信号を転送するためのＲＡＭ
／ＲＯＭ切換制御線を含み前記アクセス制御信号を転送
する制御線お↓び前記メモリアドレスを転送ヂるメモリ
アドレス線および前記データを転送するデータ線からガ
るメモリバスと、前記ＲＡＭ／ＲＯＭ切換制御信号が指
示しているとき前記アクセス制御信号および前記メモリ
アドレスにもとづいて前記データにアクセスするＲＯＭ
メモリと、前記ＲＡＭ／ＲＯＭ切換制御信号が指示して
いるとき前記アクセス制御信号および前記メモリアドレ
スにもとづいて前記データにアクセスするＲＡＭメモリ
とを含んて請あ目１１１゜すなわち、本発明のメモリシ
ステムは、ＲＡＭ／ＲＯＭ切換制御線をもつメモリバス
を含んで構成される。
すなわち、本発明のメモリシステムは、メモリバス内に
ＲＡＭ／ＲＯＭ切換制御線をもつことにより、同一メモ
リアドレスでｆｔ、ＡＭメモリ領域とＲＯＭメモリ領域
を切り換えて接続可能にしたメモリバスを含んで構成さ
れる。
ＲＡＭ／ＲＯＭ切換制御線をもつことにより、同一メモ
リアドレスでｆｔ、ＡＭメモリ領域とＲＯＭメモリ領域
を切り換えて接続可能にしたメモリバスを含んで構成さ
れる。
次に、本発明実施例について、図面を参照し詳細に説明
する。
する。
第１図は本発明の一実施例を示すブロック図である。
中央処理装Ｒ１にメそリバス１０を介してＲＡＭメモリ
２とＲＯＭメモリ３とが接続される。メモリバス１０は
データ線１１と、メモリアドレス線１２と、制御線１３
とで構成されている。制御線１３内には、ＲＡＭ／ＲＯ
Ｍ切換制御信号を几ＡＭメモリ２．ＲＯＭメモリ３に与
えるだめのＲＡＭ／ＲＯＭ切換制御線１４が含まれてい
る。
２とＲＯＭメモリ３とが接続される。メモリバス１０は
データ線１１と、メモリアドレス線１２と、制御線１３
とで構成されている。制御線１３内には、ＲＡＭ／ＲＯ
Ｍ切換制御信号を几ＡＭメモリ２．ＲＯＭメモリ３に与
えるだめのＲＡＭ／ＲＯＭ切換制御線１４が含まれてい
る。
それゆえ、例えばＲＡＭメモリ２もＲＯＭメモリ３もと
もにメモリ容量が４に語の場合に、ＲＡＭメモリ２もＲ
ＯＭメモリ３もメモリアビレ１０番地〜４に番地を設定
しても、ＲＡＭ／ＲＯＭ切換制御信号によって区別し使
用することができる。
もにメモリ容量が４に語の場合に、ＲＡＭメモリ２もＲ
ＯＭメモリ３もメモリアビレ１０番地〜４に番地を設定
しても、ＲＡＭ／ＲＯＭ切換制御信号によって区別し使
用することができる。
本発明のメモリシステムは、メモリバスにＲＯＭ／几Ａ
Ｍ切換制御線を追加して、ＲＯＭ／ＲＡＭのいずれをア
クセスするかを指示できるので、ＲＯＭおよびＲＡＭに
同一のアドレスを付与できるから、最終的にＲＯＭに格
納されるプログラム等を立上げ時にＲＡＭに格納できる
ため、立上げ時の実行の容易化が達成できるという効果
があろうすなわち、本発明のメモリシステムは、メモリ
バス内にＲＡＭ／ＲＯＭ切換制御線を持つことにより、
同一メモリアドレスの付与されたＲＡＭメモリとＲＯＭ
メモリを接続できるという効果がある。
Ｍ切換制御線を追加して、ＲＯＭ／ＲＡＭのいずれをア
クセスするかを指示できるので、ＲＯＭおよびＲＡＭに
同一のアドレスを付与できるから、最終的にＲＯＭに格
納されるプログラム等を立上げ時にＲＡＭに格納できる
ため、立上げ時の実行の容易化が達成できるという効果
があろうすなわち、本発明のメモリシステムは、メモリ
バス内にＲＡＭ／ＲＯＭ切換制御線を持つことにより、
同一メモリアドレスの付与されたＲＡＭメモリとＲＯＭ
メモリを接続できるという効果がある。
第１図は本発明の一実施例を示すブロック図である。
１°°°°°°中央処理装置、２・・・・・・ＲＡＭメ
モ１ハ ３・・・・・・ＲＯＭメモ１，１，１０・・・
・・・メモリバス、１１・パ・・・データ線、１２・・
・・・・メモリアドレス線、１３°°゛・・・制御線、
１４・・・・・・ＲＡＭ／ＲＯＭ切換制御線。 第 １ 図
モ１ハ ３・・・・・・ＲＯＭメモ１，１，１０・・・
・・・メモリバス、１１・パ・・・データ線、１２・・
・・・・メモリアドレス線、１３°°゛・・・制御線、
１４・・・・・・ＲＡＭ／ＲＯＭ切換制御線。 第 １ 図
Claims (1)
- ＲＡＭ／ＲＯＭ切換信号を含むアクセス制御信号および
メモリアドレスを供給しデータを送受する中央処理装置
と、前記ＲＡＭ／ＲＯＭ切換制御信号を転送するための
ＲＡＭ／ＲＯＭ切換制御線を含み前記アクセス制御信号
を転送する制御線および前記メモリアドレスを転送する
メモリアドレス線および前記データを転送するデータ線
からなるメモリパスと、前記ＲＡＭ／ＲＯＭ切換制御信
号が指示しているとき前記アクセス制御信号および前記
メモリアドレスにもとづいて前記データにアクセスする
ＲＯＭメモリと、前記ＲＡＭ／ＲＯＭ切換制御信号が指
示しているとき前記アクセス制御信号および前記−メモ
リアドレスにもとづいて前記データにアクセスするＲＡ
Ｍメモリとを含むことを特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128454A JPS5920067A (ja) | 1982-07-23 | 1982-07-23 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128454A JPS5920067A (ja) | 1982-07-23 | 1982-07-23 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5920067A true JPS5920067A (ja) | 1984-02-01 |
Family
ID=14985103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57128454A Pending JPS5920067A (ja) | 1982-07-23 | 1982-07-23 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63114962U (ja) * | 1987-01-14 | 1988-07-25 |
-
1982
- 1982-07-23 JP JP57128454A patent/JPS5920067A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63114962U (ja) * | 1987-01-14 | 1988-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0378399B1 (en) | Cache content control in multi-processor networks | |
| US4999768A (en) | Data transfer control units each of which comprises processors and dual-part memory | |
| JPS63255760A (ja) | 制御システム | |
| JP2001333137A (ja) | 自主動作通信制御装置及び自主動作通信制御方法 | |
| JPH11338833A (ja) | マルチプロセッサ型コントローラ及びスケーラブルコントローラシステム | |
| JP2530829B2 (ja) | 直接メモリアクセス制御装置とマルチマイクロコンピュ―タシステム内におけるデ―タ転送方法 | |
| JPS5920067A (ja) | メモリシステム | |
| US6032173A (en) | Synchronization of a computer system having a plurality of processors | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JPS58182737A (ja) | 情報処理装置 | |
| JPS6027421B2 (ja) | マルチシステムの監視・制御方式 | |
| JPH0522939B2 (ja) | ||
| JPS6143367A (ja) | レジスタ制御方式 | |
| JPH0236016B2 (ja) | ||
| JP2573790B2 (ja) | 転送制御装置 | |
| JP2612715B2 (ja) | アドレスバス制御装置 | |
| JPS61271555A (ja) | ダイレクトメモリアクセス転送方式 | |
| JPS633358A (ja) | マルチプロセサ | |
| JPH0336627A (ja) | マイクロコンピユータ装置 | |
| JPS63192152A (ja) | デ−タ伝送方式 | |
| JPS59223871A (ja) | デ−タ転送方式 | |
| JPS61249153A (ja) | デ−タ処理装置 | |
| JPS593776B2 (ja) | マルチマイクロプロセツサ・システムにおける交信方法 | |
| JPS63206854A (ja) | デ−タ転送方式 | |
| JPH03166639A (ja) | マイクロプロセッサにおけるバス制御方式 |