JPS59201871A - ドツトプリンタ制御回路 - Google Patents
ドツトプリンタ制御回路Info
- Publication number
- JPS59201871A JPS59201871A JP58077237A JP7723783A JPS59201871A JP S59201871 A JPS59201871 A JP S59201871A JP 58077237 A JP58077237 A JP 58077237A JP 7723783 A JP7723783 A JP 7723783A JP S59201871 A JPS59201871 A JP S59201871A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- cpu
- data
- dot printer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 abstract description 5
- 238000013021 overheating Methods 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 235000011962 puddings Nutrition 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/22—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of impact or pressure on a printing material or impression-transfer material
- B41J2/23—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of impact or pressure on a printing material or impression-transfer material using print wires
- B41J2/30—Control circuits for actuators
Landscapes
- Accessory Devices And Overall Control Thereof (AREA)
- Dot-Matrix Printers And Others (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、インパクトドツトプリンタの制御回路に係
り、とくに制御回路にＣＰＵを使用したときの暴走を正
常に復帰させる方法に関する。
り、とくに制御回路にＣＰＵを使用したときの暴走を正
常に復帰させる方法に関する。
従来ＣＰ Ｕを使った制御回路では外来ノイズ、電源電
圧の変動でＣＰＵが暴走すると、動作停止やルーピンク
（１つのルーチンから抜は出せないこと）を起こす。こ
れがプリントソレノイド駆動中とか、モータ回転中に起
こると、連続通電となってプリントソレノイドあるいは
モータが過熱し火炎を起こす危険性がある。又、ホスト
システムからの信号受信中で、ホストシステムからの信
号を受けとることができる几Ｅ Ａ、 Ｄ Ｙ信号を出
しだ後ＣＰＵが暴走すると、ＣＰＵはデータを受信でき
ない状態に陥っているにもかかわらすＲＢ Ａ、 Ｉ）
Ｙ信号は連続して出ている為、ホストシステム側はプリ
ントデータをどんどん送り、大切なデータの喪失を起こ
す。
圧の変動でＣＰＵが暴走すると、動作停止やルーピンク
（１つのルーチンから抜は出せないこと）を起こす。こ
れがプリントソレノイド駆動中とか、モータ回転中に起
こると、連続通電となってプリントソレノイドあるいは
モータが過熱し火炎を起こす危険性がある。又、ホスト
システムからの信号受信中で、ホストシステムからの信
号を受けとることができる几Ｅ Ａ、 Ｄ Ｙ信号を出
しだ後ＣＰＵが暴走すると、ＣＰＵはデータを受信でき
ない状態に陥っているにもかかわらすＲＢ Ａ、 Ｉ）
Ｙ信号は連続して出ている為、ホストシステム側はプリ
ントデータをどんどん送り、大切なデータの喪失を起こ
す。
この発明は係る上記の欠点を除去したドツトプリンタ制
御回路の提供を目的としたので、その要旨は前掲の特許
請求の範囲に記載した通りである。
御回路の提供を目的としたので、その要旨は前掲の特許
請求の範囲に記載した通りである。
次に、この発明の好適な実施例を以下図面に基づいて詳
細に説明する。
細に説明する。
第１図は、この発明のブロック図であって、１０は発振
回路、２０は発振回路１０の信号を受ける分周回路、３
ＤはＣＰＵ４０及び他の回路をイニシャルリセットする
イニシャルリセット信号発生回路、４０は分周回路２０
をリセットし、ホストシステム７０からプリントデータ
を受けてソレノイドをコントロールするＣＰＵ、５０は
ソレノイド駆動回路、６０及び８０は電源投入時にイニ
シャルリセット信号を必要とする部分で６０はインター
フェース回路、８０はＡ、 Ｎ Ｉ）ゲートである。７
０はＣ１）Ｕ３Ｏにプリントデータな送るホストシステ
ムである。
回路、２０は発振回路１０の信号を受ける分周回路、３
ＤはＣＰＵ４０及び他の回路をイニシャルリセットする
イニシャルリセット信号発生回路、４０は分周回路２０
をリセットし、ホストシステム７０からプリントデータ
を受けてソレノイドをコントロールするＣＰＵ、５０は
ソレノイド駆動回路、６０及び８０は電源投入時にイニ
シャルリセット信号を必要とする部分で６０はインター
フェース回路、８０はＡ、 Ｎ Ｉ）ゲートである。７
０はＣ１）Ｕ３Ｏにプリントデータな送るホストシステ
ムである。
次に第１図のブロック図及び第２図のタイムチャートで
本発明の作用を示す。全電源を投入するとイニシャルリ
セット回路ろＯのコンデンサＣは抵抗Ｉ（を通して充電
され、この電圧Ｓ１がイン・ζ−タろ１の鵬値に達する
までの′■゛２時間” ＴＩ ”レベルのイニシャルリ
セット信号Ｓ２を発生する。イニシャルリセット信号８
２発生中はＣＰＵ４０は停止しておりソレノイド駆動信
号Ｅはどの様な状態なのか（”Ｈパすのか“Ｌ″なのか
）わからない為イニシャルリセット信号８２でゲー１−
８０を閉じソレノイドが駆動されないようにしている。
本発明の作用を示す。全電源を投入するとイニシャルリ
セット回路ろＯのコンデンサＣは抵抗Ｉ（を通して充電
され、この電圧Ｓ１がイン・ζ−タろ１の鵬値に達する
までの′■゛２時間” ＴＩ ”レベルのイニシャルリ
セット信号Ｓ２を発生する。イニシャルリセット信号８
２発生中はＣＰＵ４０は停止しておりソレノイド駆動信
号Ｅはどの様な状態なのか（”Ｈパすのか“Ｌ″なのか
）わからない為イニシャルリセット信号８２でゲー１−
８０を閉じソレノイドが駆動されないようにしている。
更に、インターフェース回路６０はＣＰＵ４０がデータ
を受は付けられない状態であるとい５信号Ａを０１−（
，６１からホストシステム７０ＦＣ送る。イニシャルリ
セット信号Ｓ２カ“ＬＩ＋レベルになるとＣＰＵ４０は
動作を開始し、発振回路１０からの信号Ｂを分周回路２
０でｎ分周した出力Ｓ４が出る期間Ｔ１より短い期間内
にリセット信号Ｓろを出す。当然この信号Ｓ３はソレノ
イド駆動中、あるいはホストシステム７０との信号授受
等を行ないながら出すものである。ＣＰＵ４０はプリン
トソレノイドコントロール中でホストシステム７０から
のデータを受信できないような場合には信号りを” ｌ
−１”にしてＯ凡６１からプリントデータ受信不可能と
いう信号Ａ−をパトＩ ”にしてホストシステムに送り
、プリントデータを受信できるようになると信号Ｉ）を
Ｌ°′にすることにより信号Ａを１１ Ｊ、゛にしてホ
ストシステムからのデータを受けとりホストシステムと
の信号授受を行う。
を受は付けられない状態であるとい５信号Ａを０１−（
，６１からホストシステム７０ＦＣ送る。イニシャルリ
セット信号Ｓ２カ“ＬＩ＋レベルになるとＣＰＵ４０は
動作を開始し、発振回路１０からの信号Ｂを分周回路２
０でｎ分周した出力Ｓ４が出る期間Ｔ１より短い期間内
にリセット信号Ｓろを出す。当然この信号Ｓ３はソレノ
イド駆動中、あるいはホストシステム７０との信号授受
等を行ないながら出すものである。ＣＰＵ４０はプリン
トソレノイドコントロール中でホストシステム７０から
のデータを受信できないような場合には信号りを” ｌ
−１”にしてＯ凡６１からプリントデータ受信不可能と
いう信号Ａ−をパトＩ ”にしてホストシステムに送り
、プリントデータを受信できるようになると信号Ｉ）を
Ｌ°′にすることにより信号Ａを１１ Ｊ、゛にしてホ
ストシステムからのデータを受けとりホストシステムと
の信号授受を行う。
今、何等かの要因、例えばノイズでＣＰＵ４０が暴走す
ると、ＣＰＵ４０からはリセット信号Ｓ６が出なくなる
。すると分周回路２０はリセット信号Ｓ６がこなくなっ
てからＴ１時間後に１１分周出力Ｓ４が゛［十′になり
、トランジスタＴｒは導通するのでイニシャルリセッ］
・回路６ｏのコンデンサＣの電荷は放電され初期状態と
なり、イニシャルリセット信号ｓ２が発生する。イニシ
ャルリセット信号Ｓ２が発生ずると、インターフェース
回路６０からはＣＰＵ４０の出力信号１〕の状態にかか
わらずデータを受は伺けら７′１．ない旨を示す信号’
１が川１″となって出力されＣＰＵ４０が正常動作に戻
る前にポストシステム７゜からのデータ送信をストップ
させ、データの無駄な喪失を防ぐ。
ると、ＣＰＵ４０からはリセット信号Ｓ６が出なくなる
。すると分周回路２０はリセット信号Ｓ６がこなくなっ
てからＴ１時間後に１１分周出力Ｓ４が゛［十′になり
、トランジスタＴｒは導通するのでイニシャルリセッ］
・回路６ｏのコンデンサＣの電荷は放電され初期状態と
なり、イニシャルリセット信号ｓ２が発生する。イニシ
ャルリセット信号Ｓ２が発生ずると、インターフェース
回路６０からはＣＰＵ４０の出力信号１〕の状態にかか
わらずデータを受は伺けら７′１．ない旨を示す信号’
１が川１″となって出力されＣＰＵ４０が正常動作に戻
る前にポストシステム７゜からのデータ送信をストップ
させ、データの無駄な喪失を防ぐ。
又、ＣＰＵ４０の暴走によりソレノイドが連続通電と／
Ｉつていても、イニシャルリセット信号ｓ２が発生する
とゲー）・８０は閉じられるのでＣＰＵ４０からのソレ
ノイド駆動信号Ｅは遮断され連続通電は解除される。分
周回路２ｏの信号ｓ４が’ Ｔ（”になってから一定時
間′Ｉ゛１後に” Ｌ ＝＝になるとコンデンサＣは抵
抗Ｒ，を通して充電されｓｌの電圧がインバータろ１の
商値に達するとイニシャルリセット信号ｓ２は＋＋ Ｌ
＋＋になり、再びｃＰＵ４ｏは正常動作を開始する。
Ｉつていても、イニシャルリセット信号ｓ２が発生する
とゲー）・８０は閉じられるのでＣＰＵ４０からのソレ
ノイド駆動信号Ｅは遮断され連続通電は解除される。分
周回路２ｏの信号ｓ４が’ Ｔ（”になってから一定時
間′Ｉ゛１後に” Ｌ ＝＝になるとコンデンサＣは抵
抗Ｒ，を通して充電されｓｌの電圧がインバータろ１の
商値に達するとイニシャルリセット信号ｓ２は＋＋ Ｌ
＋＋になり、再びｃＰＵ４ｏは正常動作を開始する。
以上説明した如く、この発明よりなるドツトプリンク制
御回路は、ＣＰＵが暴走しても一定時間後にはイニシャ
ルリセット回路が働きデータの無駄な喪失、ソレノイド
やモータの連続通電による過熱を防ぐ二とができその実
用上の効果は犬なるものである。
御回路は、ＣＰＵが暴走しても一定時間後にはイニシャ
ルリセット回路が働きデータの無駄な喪失、ソレノイド
やモータの連続通電による過熱を防ぐ二とができその実
用上の効果は犬なるものである。
第１図はこの発明に係るドツトプリンタ制御回路のブロ
ック図、第２図は第１図の動作を示すタイミングチャー
トである。 １０・発振回路、２０ 分周回路、ろＯイニシャルリ
セット発生回路、Ｒ抵抗、Ｃコンデンサ、３１−インバ
ータ、４Ｑ−、ＣＰ Ｕ、５０・・ソレノイド駆動回路
、６０ インターフェース回路、７０−ホストシステ
ム。 手 続 補 正 省 （自発）」２．事件の表
示 昭和５８年特許願第０’７’７２３’７ 号２、発明
の名称 ドツトプリンタ制御回路 ３、補正をする者 事件との関係 特許出願人 電話０５５５−３−１２３１ 一′ ４、補正命令の日付 ６、補正の対象 明細書の「特許請求の範囲」の欄 明細書の「発明の詳細な説明」の欄 ７、補正の内容 ・明細書の１特許請求の範囲」を別紙の通シ補正する。 ・明細書２頁４行目「火炎を起こす。」とあるを「火災
を起こす。」と訂正する。 ・明ｍ書５頁１５行目「一定時間Ｔｌ後に」とあるを「
一定時間後に」と訂正する。 特許請求の範囲 発振回路と、この発振回路の出力をｎ分周して信号を出
す分周回路と、該分周回路のｎ分周出力を受けて初期状
態となシ、電源投入時にイニシャルリセット信号を必要
とする部分に信号を送るーイ否己 ニシャルリセソト発生回路と、前嗣扮周回路を−・定期
間内にリセットするとともに、ホストシステムからの信
号を受けてプリン［・ソレノイドをコントロールするよ
うにしたＣＰＵを備えていることを特徴とするドットグ
ソンタ制御回路。
ック図、第２図は第１図の動作を示すタイミングチャー
トである。 １０・発振回路、２０ 分周回路、ろＯイニシャルリ
セット発生回路、Ｒ抵抗、Ｃコンデンサ、３１−インバ
ータ、４Ｑ−、ＣＰ Ｕ、５０・・ソレノイド駆動回路
、６０ インターフェース回路、７０−ホストシステ
ム。 手 続 補 正 省 （自発）」２．事件の表
示 昭和５８年特許願第０’７’７２３’７ 号２、発明
の名称 ドツトプリンタ制御回路 ３、補正をする者 事件との関係 特許出願人 電話０５５５−３−１２３１ 一′ ４、補正命令の日付 ６、補正の対象 明細書の「特許請求の範囲」の欄 明細書の「発明の詳細な説明」の欄 ７、補正の内容 ・明細書の１特許請求の範囲」を別紙の通シ補正する。 ・明細書２頁４行目「火炎を起こす。」とあるを「火災
を起こす。」と訂正する。 ・明ｍ書５頁１５行目「一定時間Ｔｌ後に」とあるを「
一定時間後に」と訂正する。 特許請求の範囲 発振回路と、この発振回路の出力をｎ分周して信号を出
す分周回路と、該分周回路のｎ分周出力を受けて初期状
態となシ、電源投入時にイニシャルリセット信号を必要
とする部分に信号を送るーイ否己 ニシャルリセソト発生回路と、前嗣扮周回路を−・定期
間内にリセットするとともに、ホストシステムからの信
号を受けてプリン［・ソレノイドをコントロールするよ
うにしたＣＰＵを備えていることを特徴とするドットグ
ソンタ制御回路。
Claims (1)
- 発振回路と、この発振回路の出力をｎ分周して信号を出
す分周回路と、該分周回路のｎ分周出力を受けて初期状
態となり、電源投入時にイニシャルリセット信号を必要
とする部分に信号を送るイニシャルリセット発振回路と
、前記分周回路を一定期間内にリセットするとともに、
ホストシステムからの信号を受けてプリントソレノイド
をコントロールするようにしたＣＰＵを備えて℃・るこ
とを特徴とするドツトプリンタ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58077237A JPS59201871A (ja) | 1983-04-30 | 1983-04-30 | ドツトプリンタ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58077237A JPS59201871A (ja) | 1983-04-30 | 1983-04-30 | ドツトプリンタ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201871A true JPS59201871A (ja) | 1984-11-15 |
Family
ID=13628254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58077237A Pending JPS59201871A (ja) | 1983-04-30 | 1983-04-30 | ドツトプリンタ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151371A (ja) * | 1985-12-26 | 1987-07-06 | Fujitsu Ltd | 印字装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS471403A (ja) * | 1970-06-29 | 1972-01-24 | ||
| JPS54132768A (en) * | 1978-04-07 | 1979-10-16 | Nippon Electric Co | Solenoid driving circuit with abnormalty monitoring circuit |
-
1983
- 1983-04-30 JP JP58077237A patent/JPS59201871A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS471403A (ja) * | 1970-06-29 | 1972-01-24 | ||
| JPS54132768A (en) * | 1978-04-07 | 1979-10-16 | Nippon Electric Co | Solenoid driving circuit with abnormalty monitoring circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151371A (ja) * | 1985-12-26 | 1987-07-06 | Fujitsu Ltd | 印字装置 |
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