JPS59207497A - メモリ不良ビット救済解析方法 - Google Patents
メモリ不良ビット救済解析方法Info
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- JPS59207497A JPS59207497A JP58080898A JP8089883A JPS59207497A JP S59207497 A JPS59207497 A JP S59207497A JP 58080898 A JP58080898 A JP 58080898A JP 8089883 A JP8089883 A JP 8089883A JP S59207497 A JPS59207497 A JP S59207497A
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- Japan
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- fail
- data
- memory
- line
- relief
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- Granted
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリテスタに係わるものであり、特に不良ビ
ット救済のため、冗長ワード又はビット線を内蔵したメ
モリのテストにおいて、救街瞭の判定に必要なフェイル
データ解析を行なうに経通なデータ圧縮方式に関する。
ット救済のため、冗長ワード又はビット線を内蔵したメ
モリのテストにおいて、救街瞭の判定に必要なフェイル
データ解析を行なうに経通なデータ圧縮方式に関する。
従来、一般的な半導体メモリテスタは、第１図や第２図
に示す例のように、タイミンク発生器２のタイミンク信
号出力６により制御されるパターン発生器１と、被試験
メモリ３の絖出し出力１１と期待値データ１０とを比較
し、被試験メモリ３の良否判定結果を出力する比較器４
、およびその比較器４からの比奴結果１２がフェイルの
とき、被試験メモリ３に与えているアドレスと同一か、
又は、対応するように構成されたフェイルメモリのアド
レスにフェイル情報を書込み、テスト終了後にこの内科
を胱出し、フェイルデータ内容の解析を行なうフェイル
メモリ５により構成される。
に示す例のように、タイミンク発生器２のタイミンク信
号出力６により制御されるパターン発生器１と、被試験
メモリ３の絖出し出力１１と期待値データ１０とを比較
し、被試験メモリ３の良否判定結果を出力する比較器４
、およびその比較器４からの比奴結果１２がフェイルの
とき、被試験メモリ３に与えているアドレスと同一か、
又は、対応するように構成されたフェイルメモリのアド
レスにフェイル情報を書込み、テスト終了後にこの内科
を胱出し、フェイルデータ内容の解析を行なうフェイル
メモリ５により構成される。
パターン発生器１は、被試験メモリ３ヘアトレス８と書
込みデータとしてのテストパターン９を与え、同時に、
比較器４へ期待値データ１０とタイミンク発生器２へ制
御信号７を出力する。
込みデータとしてのテストパターン９を与え、同時に、
比較器４へ期待値データ１０とタイミンク発生器２へ制
御信号７を出力する。
フェイルメモリ５は、通常被試験メモリ３と同一か又は
それ以上の容量を有する書込み・胱出し可能なメモリで
構成され、パターン発生器１から被試験メモリ３に与え
ているアドレスと同一のアドレス８が与えられる。
それ以上の容量を有する書込み・胱出し可能なメモリで
構成され、パターン発生器１から被試験メモリ３に与え
ているアドレスと同一のアドレス８が与えられる。
一方、メモリの大谷前化に伴なって低下する歩留りを改
督するための製造プロセスの改良などが行なわれている
が、メ七すテハ゛イスそのものの工夫ζこより歩留りを
上げようとする方法も行なわれでいる。すなわち、メモ
リ内に多少の不良ヒツトが存在しても、内蔵した冗長ビ
ット腺やワーｈ’ ＩＪで、これをライン単位で置換え
て救ｐする方法が採用され始めている。第３図は、被試
験メモリアレイ１６のフェイル分布図であって、テスト
結果として■から［Ｆ］才でフェイルが発生したメモリ
を、冗長救（Ｉｌｌとして用意されたカラム側（Ｘ）２
本、ロー側（ｙ）２本で置換えて救循する例を示したも
のである。被試験メモリアレイ１６の中のＸ印で示した
■から０までの順序で発生したフェイルセルに対し、こ
の例ではカラム側、ロー側」各々２本づつの冗長線で救
済が口丁能であるが、フェイル発生の分布状態やフェイ
ルセル数によっては救済できないこともある０ このように、フェイルテークの分布や数から救済が司Ｍ
ｅか否かの判定や、救肉称を決定するデータ′Ｊ％併処
理は、従来テスト終了仮に第１図や第２区に示したフェ
イルメモリ５内のテークをハスライン１４ヲ介してＣＰ
Ｌｉ１３か読出して行なっている。しかし、救済処理は
単なるテスト結果のテーク収集ではなく、この処理によ
って１つのメモリか構成される製造フーロセスの一環と
して考えられるへきもので、短時間の処理か要求される
こととなる。したかつて、大谷量化されたフェイルメモ
リテークを、そのまマＣＰＵ１３の処理対象として扱う
方法では、余りにもテーク量が多過ぎ、加えて、フェイ
ル分布をフェイルメモリ５上の２次元パターンとして見
たときＣＰＵ１３にとって最も苦手な処理内容となり、
処理時間の焉軛化が非帛に困難となることが分る。
督するための製造プロセスの改良などが行なわれている
が、メ七すテハ゛イスそのものの工夫ζこより歩留りを
上げようとする方法も行なわれでいる。すなわち、メモ
リ内に多少の不良ヒツトが存在しても、内蔵した冗長ビ
ット腺やワーｈ’ ＩＪで、これをライン単位で置換え
て救ｐする方法が採用され始めている。第３図は、被試
験メモリアレイ１６のフェイル分布図であって、テスト
結果として■から［Ｆ］才でフェイルが発生したメモリ
を、冗長救（Ｉｌｌとして用意されたカラム側（Ｘ）２
本、ロー側（ｙ）２本で置換えて救循する例を示したも
のである。被試験メモリアレイ１６の中のＸ印で示した
■から０までの順序で発生したフェイルセルに対し、こ
の例ではカラム側、ロー側」各々２本づつの冗長線で救
済が口丁能であるが、フェイル発生の分布状態やフェイ
ルセル数によっては救済できないこともある０ このように、フェイルテークの分布や数から救済が司Ｍ
ｅか否かの判定や、救肉称を決定するデータ′Ｊ％併処
理は、従来テスト終了仮に第１図や第２区に示したフェ
イルメモリ５内のテークをハスライン１４ヲ介してＣＰ
Ｌｉ１３か読出して行なっている。しかし、救済処理は
単なるテスト結果のテーク収集ではなく、この処理によ
って１つのメモリか構成される製造フーロセスの一環と
して考えられるへきもので、短時間の処理か要求される
こととなる。したかつて、大谷量化されたフェイルメモ
リテークを、そのまマＣＰＵ１３の処理対象として扱う
方法では、余りにもテーク量が多過ぎ、加えて、フェイ
ル分布をフェイルメモリ５上の２次元パターンとして見
たときＣＰＵ１３にとって最も苦手な処理内容となり、
処理時間の焉軛化が非帛に困難となることが分る。
本発明の目的は、従来技術の欠点を無くし、内蔵された
冗長線を使って不良ビットを救済することが可能なメモ
リをテストするメモリテスタにおいて、救済のためのデ
ータ解析を短時間に行なえるよう真に解析に必要となる
データだけを残すテーク圧縮方式を提供するにある。
冗長線を使って不良ビットを救済することが可能なメモ
リをテストするメモリテスタにおいて、救済のためのデ
ータ解析を短時間に行なえるよう真に解析に必要となる
データだけを残すテーク圧縮方式を提供するにある。
本発明の要点は、フェイルメモリ内のテスト結果の全デ
ータを対象をこするのではなく、その中から真にコンピ
ュータ解析により救済線判定をしなければならない２次
元フＪ、イル分布の構成データだけを圧縮データマド’
ＩＪクスとして残し、この被臥駿メモリセルマトリクス
に比較して極めて小容量のフエイルマ） ＩＪクスに対
してコンピュータ処理を施すことにより、救済線判定を
短時間にできるようにした点にある。
ータを対象をこするのではなく、その中から真にコンピ
ュータ解析により救済線判定をしなければならない２次
元フＪ、イル分布の構成データだけを圧縮データマド’
ＩＪクスとして残し、この被臥駿メモリセルマトリクス
に比較して極めて小容量のフエイルマ） ＩＪクスに対
してコンピュータ処理を施すことにより、救済線判定を
短時間にできるようにした点にある。
このようなデータ圧縮を行なっため、本発明では以１０
２つの基本的な考え方を導入している。
２つの基本的な考え方を導入している。
（リ 冗長線数以上にフェイルか並んたフィンは救済線
として確定される。したかつて、救隣確定線本数が冗長
へ数を超えたとき、無条件ζこ救済不可能と判定され、
九艮り′酢と等しいか又はそれ以下のときには救済の弓
能ｆｒかある。
として確定される。したかつて、救隣確定線本数が冗長
へ数を超えたとき、無条件ζこ救済不可能と判定され、
九艮り′酢と等しいか又はそれ以下のときには救済の弓
能ｆｒかある。
（２）救崎確定縁を除いた、救済線判定のためのコンピ
ュータ解併対象フエイルデータによって構成されたデー
タ圧縮マドＩＪクスσ）サイズが、未使用（割当てられ
ていない）の冗長線本数によって規定されるサイズ（ｘ
１ｊ！ｌｌサイズ： （ＮＸＸＮＹ ） 十Ｎｘ
、 Ｙ ９１１ｊサイス゛：（ＮＸＸＮｙ）＋Ｎｙ／但
しＮｘ、ＮｙはＸ、ｙＯｌｌ、！の未使用冗長線本数〕
より太きけれは、無条件に救済不可能と判定され、その
サイズと等しいか又はそれ以下であれば救済のｏＪｆｅ
性があり、コンピュータ解析の対象になり得る。
ュータ解併対象フエイルデータによって構成されたデー
タ圧縮マドＩＪクスσ）サイズが、未使用（割当てられ
ていない）の冗長線本数によって規定されるサイズ（ｘ
１ｊ！ｌｌサイズ： （ＮＸＸＮＹ ） 十Ｎｘ
、 Ｙ ９１１ｊサイス゛：（ＮＸＸＮｙ）＋Ｎｙ／但
しＮｘ、ＮｙはＸ、ｙＯｌｌ、！の未使用冗長線本数〕
より太きけれは、無条件に救済不可能と判定され、その
サイズと等しいか又はそれ以下であれば救済のｏＪｆｅ
性があり、コンピュータ解析の対象になり得る。
以上、（１） 、 （２）の基本的な概念を以下に詳述
する。
する。
実際の僅試験メモリのセルアレイサイズは、６４Ｘ６４
（４にヒ゛ ッ ト ） 、 １２８ Ｘ
１２８ （１６ヒ ′） ト）。
（４にヒ゛ ッ ト ） 、 １２８ Ｘ
１２８ （１６ヒ ′） ト）。
２５６ Ｘ ２５６ （６４にビット）といったように
大きく、フェイルの発生するアドレスもその甲で種々の
分布形態を示すこととなる。
大きく、フェイルの発生するアドレスもその甲で種々の
分布形態を示すこととなる。
第４図はこのよつなフェイル情報（被試験メモリフェイ
ルマツプ１７の×―」以外の空田部は全てＪＥ 隼・ヒ
ツトで°占められているものとする）に対し、上記した
ような基本的な考ん方をもとにして、被試験メモリ円に
発生したフェイルセル間の相対的位置関係を保ちながら
、屑相処理には不要となる良品セル情報と、冗長蝉本数
以上にフェイルが並んだ救済’、、１ｍｆうづン（第４
図のｙ倶」に用意されている冗長線本数Ｎｙは２本のた
め、ｘｉＩｌｉｌアドレスｘ４のラインのフェイル３個
を較値するにはＸ４のラインを＃、済触としなＩ／、）
ればならない）を除去し、真に救済判定の解析対象とし
て必’ｆＭ ｊ、ｌ’フェイルセル１’￥ｆ報を７トリ
クスの形で残すデータｈ−縮方式の処理手ｊ幀例を示し
たもので、不発明の社製な魚である。
ルマツプ１７の×―」以外の空田部は全てＪＥ 隼・ヒ
ツトで°占められているものとする）に対し、上記した
ような基本的な考ん方をもとにして、被試験メモリ円に
発生したフェイルセル間の相対的位置関係を保ちながら
、屑相処理には不要となる良品セル情報と、冗長蝉本数
以上にフェイルが並んだ救済’、、１ｍｆうづン（第４
図のｙ倶」に用意されている冗長線本数Ｎｙは２本のた
め、ｘｉＩｌｉｌアドレスｘ４のラインのフェイル３個
を較値するにはＸ４のラインを＃、済触としなＩ／、）
ればならない）を除去し、真に救済判定の解析対象とし
て必’ｆＭ ｊ、ｌ’フェイルセル１’￥ｆ報を７トリ
クスの形で残すデータｈ−縮方式の処理手ｊ幀例を示し
たもので、不発明の社製な魚である。
矢に、この圧動の具坏的方法を直明する。
ＸＬＦＣ，ＹＬＦＣは谷々、Ｘ側、ｙ論のライン上のフ
ェイル数をカウントするラインフェイルカウンタである
。このカウンタ１直の中から、冗長線数Ｎｘ ＝ ２本
、Ｎｙ＝＝２本を超えるラインとしてＸ４が救済確定線
として決定される。次に、このＸ４のライン上のフェイ
ルか全て救済されたものとして得られるフェイル数１Ｘ
ＬＦｃ’、ＹＬＦσとして求める。
ェイル数をカウントするラインフェイルカウンタである
。このカウンタ１直の中から、冗長線数Ｎｘ ＝ ２本
、Ｎｙ＝＝２本を超えるラインとしてＸ４が救済確定線
として決定される。次に、このＸ４のライン上のフェイ
ルか全て救済されたものとして得られるフェイル数１Ｘ
ＬＦｃ’、ＹＬＦσとして求める。
結局、ＸＬＦＣ，ＹＬＦＣの中で１以上のラインに存在
するフェイルの分布だけを抜出したものが圧縮データマ
トリクス１８として得られる。
するフェイルの分布だけを抜出したものが圧縮データマ
トリクス１８として得られる。
コンピュータではこの圧縮データマトリクスに対しＮｘ
＝１本、Ｎｙ＝２本で救済線全決定することとなり、こ
の第４図の例ではＸｌ、ｙｓ、ｙ５コ既に決定したＸ４
が救済線として決定されることとなり、わずか３×３の
マトリクス１８に対し解析処理を施せは良いことが分る
。
＝１本、Ｎｙ＝２本で救済線全決定することとなり、こ
の第４図の例ではＸｌ、ｙｓ、ｙ５コ既に決定したＸ４
が救済線として決定されることとなり、わずか３×３の
マトリクス１８に対し解析処理を施せは良いことが分る
。
第５図はこのようにして得られる圧縮データマＩ−ＩＪ
クス１９のサイズが冗長線数に依存するこトラ示すフェ
イルパターンの１例である。冗長線としてＮｘ ＝ ２
本、Ｎｙ＝２本を持つ被試験メモリのテスト終了時にお
いて、上記した救済確定が発生しない範囲でフェイルデ
ータを最大限取り得る圧縮マトリクスのサイズは最大６
×６となる。この例では救済線としてｘｔ、ｘ２．ｙｓ
、ｙ６を選べば良いことが分る。これは、フェイルが２
ケづつ並んだラインが冗長線数だけＸ側およびｙ ｔｉ
ｌｌに谷々存在できるということから得られるものであ
る。
クス１９のサイズが冗長線数に依存するこトラ示すフェ
イルパターンの１例である。冗長線としてＮｘ ＝ ２
本、Ｎｙ＝２本を持つ被試験メモリのテスト終了時にお
いて、上記した救済確定が発生しない範囲でフェイルデ
ータを最大限取り得る圧縮マトリクスのサイズは最大６
×６となる。この例では救済線としてｘｔ、ｘ２．ｙｓ
、ｙ６を選べば良いことが分る。これは、フェイルが２
ケづつ並んだラインが冗長線数だけＸ側およびｙ ｔｉ
ｌｌに谷々存在できるということから得られるものであ
る。
このようにして得られるマトリクスサイズは前述したよ
うに、 Ｘ側サイズの最大値： （Ｎｘ ｘＮｙ ） ＋Ｎｘｙ
側サイズの最大値二（ＮｘｘＮｙ ） 十ＮＹのように
冗長線数で表現される。例えば、第４図の例では、救済
確定線としてＸ側が１本使用されたため、救済可能性を
持つマトリクスサイズはＸ側： （ｌＸ２）＋１＝３
、 ｙ側：（１×２ ）＋２＝４となる。いま、ここで
得られているマｌ−ＩＪクスは３×３であり救済の可能
性のあることが分る。
うに、 Ｘ側サイズの最大値： （Ｎｘ ｘＮｙ ） ＋Ｎｘｙ
側サイズの最大値二（ＮｘｘＮｙ ） 十ＮＹのように
冗長線数で表現される。例えば、第４図の例では、救済
確定線としてＸ側が１本使用されたため、救済可能性を
持つマトリクスサイズはＸ側： （ｌＸ２）＋１＝３
、 ｙ側：（１×２ ）＋２＝４となる。いま、ここで
得られているマｌ−ＩＪクスは３×３であり救済の可能
性のあることが分る。
一方、このように規定されたマトリクスサイズより大き
なサイズを構成するフェイルに対しては、救済不？ｌＦ
Ｊ’ ＮＱか、もしくは救済ｉ確定されるかのいずれか
になり、どちらについても解析対象のデータとはなり得
ない。たとえは、第５図■は致斡不可り詫であり、■は
ｘ２をもって救断線と確定されることを示している。
なサイズを構成するフェイルに対しては、救済不？ｌＦ
Ｊ’ ＮＱか、もしくは救済ｉ確定されるかのいずれか
になり、どちらについても解析対象のデータとはなり得
ない。たとえは、第５図■は致斡不可り詫であり、■は
ｘ２をもって救断線と確定されることを示している。
第６図は、第４図のデータ圧紬と、データ圧縮マトリク
スから救済線判定を行なうために必要となるハードウェ
ア構成を表わしたものである。したかつて、被試験メモ
リからフェイルメモリへのフェイルデータ入力経路や、
デスト夫行に必要なハードウェアは全て省いた、いわば
データ圧細部としての構成である。
スから救済線判定を行なうために必要となるハードウェ
ア構成を表わしたものである。したかつて、被試験メモ
リからフェイルメモリへのフェイルデータ入力経路や、
デスト夫行に必要なハードウェアは全て省いた、いわば
データ圧細部としての構成である。
フェイルメモリ２０のデータは、ＣＩ’Ｌ１２１又はア
ドレス発生器２２からアドレスバス２３ヲ介して与えら
れるアドレスに対応して出力され、ラインフェイルカウ
ンタＸＬＦＣ２４、ＹＬＦＣ２５Ｊこ与えられる。ライ
ンフェイルカウンタＸＬＦＣ２４、ＹＬＦＣ２５では、
フェイルメモリ２０のＸ。
ドレス発生器２２からアドレスバス２３ヲ介して与えら
れるアドレスに対応して出力され、ラインフェイルカウ
ンタＸＬＦＣ２４、ＹＬＦＣ２５Ｊこ与えられる。ライ
ンフェイルカウンタＸＬＦＣ２４、ＹＬＦＣ２５では、
フェイルメモリ２０のＸ。
Ｙの各アドレスライン上のアドレス数ヲ計数しラインご
との総数を記憶する。もちろん、この計数はナス１ｆ行
時にフェイルメモリ２０へのフェイルデータ書込みと同
時に行なわれていてもかすわない。
との総数を記憶する。もちろん、この計数はナス１ｆ行
時にフェイルメモリ２０へのフェイルデータ書込みと同
時に行なわれていてもかすわない。
その後、再度、アドレスをスキャンしてＸＬＦＣ，ＹＬ
ＦＣデータを抗出し、各々比較器２６゜２７により冗長
Ｈｉｊｙ、Ｎｙ 、Ｎｘとの大小比較を行ない、Ｘ Ｌ
Ｆ Ｃ＞Ｎｙ 、 Ｙ Ｌ Ｆ Ｃ＞Ｎｘとなる比較
器出力（アドレス） ２６ａ 、 ２７ａを救済確定線
（アドレス）としてＣＰＵ２１に登録するとともに、ラ
インフェイルカウンタＸＬＦＣ２４及び又はＹＬＦＣ２
５の当該救済確定アドレスに対し、第４図ＸＬ Ｆ Ｃ
’に示すように１七口“を書込む。そしてラインフェイ
ルカウンタＸＬＦＣ又はＹＬＦＣのどちらかを救済確定
アドレスに固定（第４図の場合、” ） ’−’ 、そ
の残りのアドレスをスキャンし、１セロ“以外のデータ
に対し１１“そ引いて行（。この作業は前述した、救済
確定アドレスライン上のフェイルが全て正常セルに置換
えられたものとしたとき、納たに得られるフェイル分布
のデータを求めたこととなる。
ＦＣデータを抗出し、各々比較器２６゜２７により冗長
Ｈｉｊｙ、Ｎｙ 、Ｎｘとの大小比較を行ない、Ｘ Ｌ
Ｆ Ｃ＞Ｎｙ 、 Ｙ Ｌ Ｆ Ｃ＞Ｎｘとなる比較
器出力（アドレス） ２６ａ 、 ２７ａを救済確定線
（アドレス）としてＣＰＵ２１に登録するとともに、ラ
インフェイルカウンタＸＬＦＣ２４及び又はＹＬＦＣ２
５の当該救済確定アドレスに対し、第４図ＸＬ Ｆ Ｃ
’に示すように１七口“を書込む。そしてラインフェイ
ルカウンタＸＬＦＣ又はＹＬＦＣのどちらかを救済確定
アドレスに固定（第４図の場合、” ） ’−’ 、そ
の残りのアドレスをスキャンし、１セロ“以外のデータ
に対し１１“そ引いて行（。この作業は前述した、救済
確定アドレスライン上のフェイルが全て正常セルに置換
えられたものとしたとき、納たに得られるフェイル分布
のデータを求めたこととなる。
以上の操作をＣＰＵ２１の助りを借りて行なった後に、
ラインフェイルカウンタＸ Ｌ ｌ’ Ｃ、ＹＬ ｋ’
Ｃ内ｌこゝゼロ“以外のデータとして残されたアドレ
スをフェイルメモリ２０に与え、そのライン上のフェイ
ルだけを集めプこ７１゛リクスを作り）これを圧縮デー
タマトリクスとする。
ラインフェイルカウンタＸ Ｌ ｌ’ Ｃ、ＹＬ ｋ’
Ｃ内ｌこゝゼロ“以外のデータとして残されたアドレ
スをフェイルメモリ２０に与え、そのライン上のフェイ
ルだけを集めプこ７１゛リクスを作り）これを圧縮デー
タマトリクスとする。
本笑施例では、データ圧縮の大部分の作業そＣＰＵ２１
の助けを借りる構成としたが、／１−ドウエアだけでも
構成は可能である。アドレススキャンはカウンタとクロ
ックを組合イつせ、スタートアドレスとエンドアドレス
をデータバス２８を通じてＣ）’Ｕ２１から与えるよう
にしているが、ＣＰＵ２１から直接アドレスを与える場
合に、アドレス出力が競合しないようアドレス出力Ｉ制
御信号２１ａをアドレス発生器２２１と与えている。
の助けを借りる構成としたが、／１−ドウエアだけでも
構成は可能である。アドレススキャンはカウンタとクロ
ックを組合イつせ、スタートアドレスとエンドアドレス
をデータバス２８を通じてＣ）’Ｕ２１から与えるよう
にしているが、ＣＰＵ２１から直接アドレスを与える場
合に、アドレス出力が競合しないようアドレス出力Ｉ制
御信号２１ａをアドレス発生器２２１と与えている。
このように、圧縮データマトリクスから救済線の判定を
コンピュータに行なわせることにより、救済妥当性の基
準なども容易に盛り込んだり、変更がｏＪ能となるもの
である。
コンピュータに行なわせることにより、救済妥当性の基
準なども容易に盛り込んだり、変更がｏＪ能となるもの
である。
本発明によれば次のよつな効果が得られる。
（リ 真に解析か必要なデータだけを圧動データマｌ−
ＩＪクスとして扱っため、救ωｆＭＪ、判定時間の大幅
短縮が図れる。
ＩＪクスとして扱っため、救ωｆＭＪ、判定時間の大幅
短縮が図れる。
一例として、２５６にビットメモリを冗長線Ｎｘ＝Ｎｙ
＝２本で救済する場合、もし、救隣確定線刀）無かった
とすれは、圧締データマ） ＩＪクスサイズは６×６と
なり扱うデータ量は３６／２５６０００キ１．／７００
０に圧訂百されることとなる。したかつて、ＣＰＵへの
データ転送時間も大幅短＃Ｉされる。
＝２本で救済する場合、もし、救隣確定線刀）無かった
とすれは、圧締データマ） ＩＪクスサイズは６×６と
なり扱うデータ量は３６／２５６０００キ１．／７００
０に圧訂百されることとなる。したかつて、ＣＰＵへの
データ転送時間も大幅短＃Ｉされる。
（２） 従来のフェイルメモリの耽出し部に、第６図
に示したよつな小規模なハードウェアそ付カロするたけ
て（りの効果が得られる。
に示したよつな小規模なハードウェアそ付カロするたけ
て（りの効果が得られる。
（３） フェイルメモリデータを破壊しないため、全
データの保存が口Ｊ能。
データの保存が口Ｊ能。
（４） 救仇確足線の登録および圧縮データマトＩＪ
クスの生成の段階で救済不０］能の判断か行なえる。
クスの生成の段階で救済不０］能の判断か行なえる。
第１図は一般的な半導体メモリテスタの構成図、第２図
は被試験メモリを多数岡同時にテストする場合の一般的
ｌヨテスタ構成図、第３図は冗長ａＩこより不良ビット
を救済する説明図、第４図は本発明なこよる彼試ｊ映メ
モリのフ上イルデータ比権方式の処理手順図、第５凶は
圧縮データマトリクスを１更っだ、ｐｉ隣、馳判定の説
明図、第６図は本発明の一実施例摘賊図である。 １７・・・被試験メモリフェイルマツプ１８．１９・・
・圧縮データマトリクス２０・・・フェイル分布り
２１・・・ＣＰＵ２２・・・アドレス発生器 ２３
・・アドレスバス２４・・・ｘ ”ＪＩＩＪラインフェ
イルカウンタＸ Ｌ ｌ’ Ｃ２５・・・ｙ１則ラうン
フエイルカウン／）ＹＬｉパＣ２６，２７・・・比較器 ２６ａ、 ２７ａ・・・比８．器出力 Ｎｘ−“°Ｘ側冗長腺本数 ｒ’＋ｙ・・ｙ迎」冗長
島ご本数代理人弁理士 高 倫 明 内″ 第１図 矛３図 ：ｃ（カテムノ 第４図 ６２３− Ｎび＝２本
は被試験メモリを多数岡同時にテストする場合の一般的
ｌヨテスタ構成図、第３図は冗長ａＩこより不良ビット
を救済する説明図、第４図は本発明なこよる彼試ｊ映メ
モリのフ上イルデータ比権方式の処理手順図、第５凶は
圧縮データマトリクスを１更っだ、ｐｉ隣、馳判定の説
明図、第６図は本発明の一実施例摘賊図である。 １７・・・被試験メモリフェイルマツプ１８．１９・・
・圧縮データマトリクス２０・・・フェイル分布り
２１・・・ＣＰＵ２２・・・アドレス発生器 ２３
・・アドレスバス２４・・・ｘ ”ＪＩＩＪラインフェ
イルカウンタＸ Ｌ ｌ’ Ｃ２５・・・ｙ１則ラうン
フエイルカウン／）ＹＬｉパＣ２６，２７・・・比較器 ２６ａ、 ２７ａ・・・比８．器出力 Ｎｘ−“°Ｘ側冗長腺本数 ｒ’＋ｙ・・ｙ迎」冗長
島ご本数代理人弁理士 高 倫 明 内″ 第１図 矛３図 ：ｃ（カテムノ 第４図 ６２３− Ｎび＝２本
Claims (1)
- 冗長線を用いて不良ビットを救済する半導体メモリの試
験装置において、試験結果を畜える記憶装置内のデータ
のうち、冗長線数より多いフェイルを含むａ＋救済線と
して確定するとともに、この確足線を除いた残りのフェ
イルデータに対し、互の相対位置関係の情報を保ちなが
ら良品データを除去したフェイル分布を生成し、この分
布に対して救済線を判定するようにしたことを特徴とす
るメモリデータ圧縮方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080898A JPS59207497A (ja) | 1983-05-11 | 1983-05-11 | メモリ不良ビット救済解析方法 |
| EP84105285A EP0125633B1 (en) | 1983-05-11 | 1984-05-10 | Testing apparatus for redundant memory |
| DE8484105285T DE3482901D1 (de) | 1983-05-11 | 1984-05-10 | Pruefgeraet fuer redundanzspeicher. |
| US06/609,445 US4628509A (en) | 1983-05-11 | 1984-05-11 | Testing apparatus for redundant memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080898A JPS59207497A (ja) | 1983-05-11 | 1983-05-11 | メモリ不良ビット救済解析方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207497A true JPS59207497A (ja) | 1984-11-24 |
| JPH0241119B2 JPH0241119B2 (ja) | 1990-09-14 |
Family
ID=13731178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080898A Granted JPS59207497A (ja) | 1983-05-11 | 1983-05-11 | メモリ不良ビット救済解析方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207497A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317573A (en) * | 1989-08-30 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression redundancy analysis |
| US6515921B2 (en) | 1999-12-24 | 2003-02-04 | Nec Corporation | Semiconductor storage device having redundancy circuit for replacement of defect cells under tests |
| JP2008310883A (ja) * | 2007-06-14 | 2008-12-25 | Yokogawa Electric Corp | メモリ試験装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634198A (en) * | 1979-08-27 | 1981-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Releaving method of deficient bit of semiconductor memory |
-
1983
- 1983-05-11 JP JP58080898A patent/JPS59207497A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634198A (en) * | 1979-08-27 | 1981-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Releaving method of deficient bit of semiconductor memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317573A (en) * | 1989-08-30 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression redundancy analysis |
| US6515921B2 (en) | 1999-12-24 | 2003-02-04 | Nec Corporation | Semiconductor storage device having redundancy circuit for replacement of defect cells under tests |
| JP2008310883A (ja) * | 2007-06-14 | 2008-12-25 | Yokogawa Electric Corp | メモリ試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241119B2 (ja) | 1990-09-14 |
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