JPS592294A - メモリ装置の試験方式 - Google Patents
メモリ装置の試験方式Info
- Publication number
- JPS592294A JPS592294A JP57093895A JP9389582A JPS592294A JP S592294 A JPS592294 A JP S592294A JP 57093895 A JP57093895 A JP 57093895A JP 9389582 A JP9389582 A JP 9389582A JP S592294 A JPS592294 A JP S592294A
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- JP
- Japan
- Prior art keywords
- data
- address
- memory
- fault
- counter
- Prior art date
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- Pending
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、メモリ装置の試験方式に係わシ、特にアドレ
ス系、ランク系の障害検出を行う試験方式に関する。
ス系、ランク系の障害検出を行う試験方式に関する。
メモリ装置は、大別してそこに蓄積するデータ系と、そ
のデータをどのアドレスに蓄積させるがを決めるアドレ
ス系とによシ構成されている。そ置を占めており、この
メモリ装置の信頼度は、極めて重要であシ、その障害に
対して異當が生じていることが、速やかに検出されるこ
とが要望されている。
のデータをどのアドレスに蓄積させるがを決めるアドレ
ス系とによシ構成されている。そ置を占めており、この
メモリ装置の信頼度は、極めて重要であシ、その障害に
対して異當が生じていることが、速やかに検出されるこ
とが要望されている。
かかるメモリ装置の従来の試験を第１図に示す。
即ち、制御装置からのデータ（パリティピットｒ含む）
は、書込データ線ＤＡよシ送られくる。
は、書込データ線ＤＡよシ送られくる。
又、そのデータを蓄積するメモ！ＪＭＥＭ上のアドレス
は、アドレス線ＡＤを介して制御装置より送られてくる
。
は、アドレス線ＡＤを介して制御装置より送られてくる
。
このとき、アドレスセレクタＳＥはアドレス線ＡＤを選
択し、上記データを制御装置によシ指定されたアドレス
に蓄積する。次に、メモ１７ Ｍ、 Ｅ Ｍに蓄積され
たデータは、セレクタＳＦで、カウンタＣＴを選択し、
そのカウンタＣＴの示す値に従りて、順次読出データ線
上に読出される０この様にして読出されたデータは、そ
の都度パリティｅチェック回路ＣＨでチェックされる。
択し、上記データを制御装置によシ指定されたアドレス
に蓄積する。次に、メモ１７ Ｍ、 Ｅ Ｍに蓄積され
たデータは、セレクタＳＦで、カウンタＣＴを選択し、
そのカウンタＣＴの示す値に従りて、順次読出データ線
上に読出される０この様にして読出されたデータは、そ
の都度パリティｅチェック回路ＣＨでチェックされる。
モこて、データ系に障害が発生しているときはこのパリ
ティ・チェック回路ＣＨで検出できるが、アドレス系、
例えば、制御装置＃ｉｉ、を含むアドレス線上の障害、
戒はカウンタＣＴ、 もしくは、図示せざるが、アドレ
スデコーダ等に障害が発生していても、その検出はでき
ない。例えは、カウンタＣＴに障害が発生した場合、２
度読出されるアドレス、１度も読出されないアドレスが
生じるものの、パリティ・チェック回路ＣＨ″′Ｃはエ
ラーが検出されない。
ティ・チェック回路ＣＨで検出できるが、アドレス系、
例えば、制御装置＃ｉｉ、を含むアドレス線上の障害、
戒はカウンタＣＴ、 もしくは、図示せざるが、アドレ
スデコーダ等に障害が発生していても、その検出はでき
ない。例えは、カウンタＣＴに障害が発生した場合、２
度読出されるアドレス、１度も読出されないアドレスが
生じるものの、パリティ・チェック回路ＣＨ″′Ｃはエ
ラーが検出されない。
本発明は、かかる欠点を改善し、データ系の障害ばもと
よシ、アドレス系に除害が発生していても、その検出が
容易にできるようにすることを目的とする。
よシ、アドレス系に除害が発生していても、その検出が
容易にできるようにすることを目的とする。
本発明は、上記目的を達成するため、エラーチェックビ
ットを付加した１ワ一ド分のブータラ機数のメモリに分
割して蓄積し、かつ最初に書込指定したアドレスのデー
タと他のアドレスのデータとを異ならしめて蓄損し、デ
ータ読出し時には、データエラーチェック全行い、かつ
、最初に書込指定されたアドレスのデータが読出された
とき、書込時のデータと照合するようにしたものである
。
ットを付加した１ワ一ド分のブータラ機数のメモリに分
割して蓄積し、かつ最初に書込指定したアドレスのデー
タと他のアドレスのデータとを異ならしめて蓄損し、デ
ータ読出し時には、データエラーチェック全行い、かつ
、最初に書込指定されたアドレスのデータが読出された
とき、書込時のデータと照合するようにしたものである
。
第２図は、本発明の一実施例を示すものであり、第３図
は、その実施例におけるメモリのデータとアドレス関係
の一例を示したものである。
は、その実施例におけるメモリのデータとアドレス関係
の一例を示したものである。
図中、第１ヅＩと同一符号は同一機能を示し、メモリＭ
ＥＭＩ 、 ＭＥｆｖ１２ ｋｌ夫々６ピツ１１成であ
シ、メモリＭ、ＥＭ１には、ビットｂ１〜ｂ６＋メモリ
ＩＶＩＥＭ２にはビットｂ１〜ｂ１１とパリティＰＴＩ
ピントとし、ｂ、〜ｂｌｌとＰＴで１ワード構成として
いる。これら多重化したメモリＭＥＭＩ、ＭＥＭ２は、
当然、同一アドレスが指定されてデータの■込み、軌出
しが行われるものであシ、ぞの読出し用のカウンタＣＴ
Ｉ、 Ｃｒ２は、夫々個別に設置するか、通常同期して
動作している。
ＥＭＩ 、 ＭＥｆｖ１２ ｋｌ夫々６ピツ１１成であ
シ、メモリＭ、ＥＭ１には、ビットｂ１〜ｂ６＋メモリ
ＩＶＩＥＭ２にはビットｂ１〜ｂ１１とパリティＰＴＩ
ピントとし、ｂ、〜ｂｌｌとＰＴで１ワード構成として
いる。これら多重化したメモリＭＥＭＩ、ＭＥＭ２は、
当然、同一アドレスが指定されてデータの■込み、軌出
しが行われるものであシ、ぞの読出し用のカウンタＣＴ
Ｉ、 Ｃｒ２は、夫々個別に設置するか、通常同期して
動作している。
かかるメモリ装置において、データ系に障害が発生した
場合、パリティ−チェック回路ＣＨで検出できることは
、従来と同じである。そこで、アドレス系に障害が発生
した場合の試験について以下詳細に述べる。
場合、パリティ−チェック回路ＣＨで検出できることは
、従来と同じである。そこで、アドレス系に障害が発生
した場合の試験について以下詳細に述べる。
例えば、メモリＭＥＭＩのアドレス０には、６ビツト中
″′１”の値を偶数個含むデータを、又、メモリＭＥＭ
２のアドレスＯＫは、６ビツト中″１”の値を奇数個含
むデータを制御装置から書込む０゛そして、逆にメモリ
ＭＥＭＩのアドレス０以外の全アドレスには、夫々”１
”の値を奇数個含むデータを、メモリＭＥＭ２のアドレ
スＯ以外の全アドレスには、１”の値を偶数個含むデー
タを制御ｌＡ置から書込む。これらデータは、メモリＭ
ＥＭＩ、 ＭＰ；Ｍ２のアドレス０以外では、上記条件
を満せば、それぞれ異なったデータを書込んでもよいが
、簡単化の為には、同一データを書込んでも差しつかえ
ない。
″′１”の値を偶数個含むデータを、又、メモリＭＥＭ
２のアドレスＯＫは、６ビツト中″１”の値を奇数個含
むデータを制御装置から書込む０゛そして、逆にメモリ
ＭＥＭＩのアドレス０以外の全アドレスには、夫々”１
”の値を奇数個含むデータを、メモリＭＥＭ２のアドレ
スＯ以外の全アドレスには、１”の値を偶数個含むデー
タを制御ｌＡ置から書込む。これらデータは、メモリＭ
ＥＭＩ、 ＭＰ；Ｍ２のアドレス０以外では、上記条件
を満せば、それぞれ異なったデータを書込んでもよいが
、簡単化の為には、同一データを書込んでも差しつかえ
ない。
この例を示したのが第３図であシ、メモＩ） ＭＥＭＩ
のアドレス０、即ち、００００には１０１０００″のデ
ータが、又、メモリＭＥＭ２のアドレス０には００１１
０１’のデータが書込まれる。それ以外のアドレスにお
いては、メモリＭＥＭＩには、データ゛１０００００″
が、又、メモリＭＥＭ２には、データ″００１０１０″
が書込まれる。ここで、カウンタに障害が発生した場合
全溝えると、例えば、カウンタＣＴＩの最下位ビットが
′１″にスタックしたと仮定する。
のアドレス０、即ち、００００には１０１０００″のデ
ータが、又、メモリＭＥＭ２のアドレス０には００１１
０１’のデータが書込まれる。それ以外のアドレスにお
いては、メモリＭＥＭＩには、データ゛１０００００″
が、又、メモリＭＥＭ２には、データ″００１０１０″
が書込まれる。ここで、カウンタに障害が発生した場合
全溝えると、例えば、カウンタＣＴＩの最下位ビットが
′１″にスタックしたと仮定する。
この場合、第３図に示すメモリＭＥＭ２のアドレス０が
読出されるとき、メモリＭＥＭＩではアドレス１、即ち
、アドレス０００１が読出され、パリティ中チェック回
路ＣＨによるチェック結果がエラーになシ障害が検出で
きる０かかるスタックは、カウンタＣＴＩの最下位ビッ
トだけでなく、どのビット位置で発生していても同じで
ある。次に、カウンタＣＴ１の最下位ピットが０″にス
タックした場合、第３図で示すメモリＭＥＭ２の２番目
のアドレス（即ちアドレス１）のデータを読出した場合
、メモリＭＥＭＩでは１番目のアドレス（即ちアドレス
０）のデータが読出され、パリティ令チェック回路ＣＨ
により障害検出ができる。
読出されるとき、メモリＭＥＭＩではアドレス１、即ち
、アドレス０００１が読出され、パリティ中チェック回
路ＣＨによるチェック結果がエラーになシ障害が検出で
きる０かかるスタックは、カウンタＣＴＩの最下位ビッ
トだけでなく、どのビット位置で発生していても同じで
ある。次に、カウンタＣＴ１の最下位ピットが０″にス
タックした場合、第３図で示すメモリＭＥＭ２の２番目
のアドレス（即ちアドレス１）のデータを読出した場合
、メモリＭＥＭＩでは１番目のアドレス（即ちアドレス
０）のデータが読出され、パリティ令チェック回路ＣＨ
により障害検出ができる。
との０”スタックについても、カウンタＣＴＩの最下位
ビットだけに限らずどのピント位置がスタックしていて
も、メモリＭＥ■のアドレス０とメモリＭ ＥＭ２のア
ドレス０以外のデータの組合せが読出される場合が生じ
、パリティ・チェック回路ＣＨで障害検出ができる。か
かる障害は、カラ・ンタＣＴＩとＣＴ２が逆になっても
同じである。
ビットだけに限らずどのピント位置がスタックしていて
も、メモリＭＥ■のアドレス０とメモリＭ ＥＭ２のア
ドレス０以外のデータの組合せが読出される場合が生じ
、パリティ・チェック回路ＣＨで障害検出ができる。か
かる障害は、カラ・ンタＣＴＩとＣＴ２が逆になっても
同じである。
この様に、カウンタＣＴＩ、ＣＴ２のいずれかに障害が
発生してもその検出がシ」能である。
発生してもその検出がシ」能である。
あり、上記の如く、いずれかのカウンタの障害が検出で
きれば充分である。
きれば充分である。
又、かかる障害が、アドレスデコーダで生じても上記と
同じことにより検出できる。更に、制御装置からの゛ア
ドレス自体が障害になった場合の検出においては、メモ
リＭＥＭＩ 、 ＭＥＭ２の任意のアドレスに任意のデ
ータ’ｋＷ込み、しかる後、残りの全アドレスに、その
データとは異なるデータを畳込む。この場合のデータは
、一番先のアドレスに１込んだデータと異なっていれは
、残りの全アドレスに夫々異なるデータを書込んでもよ
いが、簡単のためには、その残シの全アドレスに同一デ
ータ全竹込んでもよい。そして、この後、最初にブータ
ラ１込んだアドレスからデータをんｎ出し、最初ｐこ曹
込んだデータと照合する。
同じことにより検出できる。更に、制御装置からの゛ア
ドレス自体が障害になった場合の検出においては、メモ
リＭＥＭＩ 、 ＭＥＭ２の任意のアドレスに任意のデ
ータ’ｋＷ込み、しかる後、残りの全アドレスに、その
データとは異なるデータを畳込む。この場合のデータは
、一番先のアドレスに１込んだデータと異なっていれは
、残りの全アドレスに夫々異なるデータを書込んでもよ
いが、簡単のためには、その残シの全アドレスに同一デ
ータ全竹込んでもよい。そして、この後、最初にブータ
ラ１込んだアドレスからデータをんｎ出し、最初ｐこ曹
込んだデータと照合する。
例えば、メモ’ＪＭＥＭＩ、ＭＥＭ２には、そのアドレ
ス０よりｊ−に第３図に示すデータ′ｆｒ：沓込ん／ど
後、カウンタＣ’ｌ’ｌ、ＣＴ２で最初に続出されたデ
ーアドレスのデータはメモりＩ質１１． ＭｈｌＶＩ２
に−込む時点で昼込まれている。かかる動作によジ、も
し、市１ｊ…引装置からのＪ旨尾アドレスにスタックが
あれば、最初に誓込まｉシたデータは、残りの全アドレ
スへ書込まれたデータ中のどオし〃・によυｊμ直され
ておシ、照合回路Ｍ Ａ ’ｌ’から不一致の出力が得
られ、障害検出さｔしる。
ス０よりｊ−に第３図に示すデータ′ｆｒ：沓込ん／ど
後、カウンタＣ’ｌ’ｌ、ＣＴ２で最初に続出されたデ
ーアドレスのデータはメモりＩ質１１． ＭｈｌＶＩ２
に−込む時点で昼込まれている。かかる動作によジ、も
し、市１ｊ…引装置からのＪ旨尾アドレスにスタックが
あれば、最初に誓込まｉシたデータは、残りの全アドレ
スへ書込まれたデータ中のどオし〃・によυｊμ直され
ておシ、照合回路Ｍ Ａ ’ｌ’から不一致の出力が得
られ、障害検出さｔしる。
〔９Ｇ頃ｊの効果〕
以上の如く、本発明によれば、アドレス系、データ糸い
ずれに障害が発生していても、七〇障畜が速やかに検出
でき、しかも、その検出手段もケ雑な回路を必要とせず
、極めて有効なものである）
ずれに障害が発生していても、七〇障畜が速やかに検出
でき、しかも、その検出手段もケ雑な回路を必要とせず
、極めて有効なものである）
第１図は従来例、第２図は本発明の一実施例。
第３図は第２図におけるメモリ内のデータの詳細を示す
図である。 図中、ＭＥＭはメモリ、ＳＥはアドレスセレクタ、ＣＴ
はカウンタ、ＣＨＵパリティ・チェック回路、ＭＡＴは
照合回路、ＬＡＴはラッチ回路である。 亮１図
図である。 図中、ＭＥＭはメモリ、ＳＥはアドレスセレクタ、ＣＴ
はカウンタ、ＣＨＵパリティ・チェック回路、ＭＡＴは
照合回路、ＬＡＴはラッチ回路である。 亮１図
Claims (1)
- エラーチェックピットを付加したｌワード分のデータを
複数のメモリに分割して蓄積し、かつ、最初に書込指定
したアドレスのデータと、他のアドレスのデータとを異
ならしめて蓄積し、データ読出し時には、データエラｍ
−チェック全行ない、かつ、最初に書込指定されたアド
レスのデータが読出されたとき、畳込時のデータと照合
するようにしたことを特徴とするメモリ装置の試験方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093895A JPS592294A (ja) | 1982-06-01 | 1982-06-01 | メモリ装置の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093895A JPS592294A (ja) | 1982-06-01 | 1982-06-01 | メモリ装置の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592294A true JPS592294A (ja) | 1984-01-07 |
Family
ID=14095213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57093895A Pending JPS592294A (ja) | 1982-06-01 | 1982-06-01 | メモリ装置の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592294A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694031A (en) * | 1985-02-19 | 1987-09-15 | Ube Industries, Ltd. | Surface treated-glass fiber-reinforced polypropylene composition |
| JPH03160538A (ja) * | 1989-11-20 | 1991-07-10 | Fujitsu Ltd | メモリチェック方式 |
| DE4411445B4 (de) * | 1993-04-02 | 2005-04-28 | Nok Corp | Gummilaminierte metallische Platte |
| JP2008046979A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | メモリコントローラおよびメモリ制御方法 |
-
1982
- 1982-06-01 JP JP57093895A patent/JPS592294A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694031A (en) * | 1985-02-19 | 1987-09-15 | Ube Industries, Ltd. | Surface treated-glass fiber-reinforced polypropylene composition |
| JPH03160538A (ja) * | 1989-11-20 | 1991-07-10 | Fujitsu Ltd | メモリチェック方式 |
| DE4411445B4 (de) * | 1993-04-02 | 2005-04-28 | Nok Corp | Gummilaminierte metallische Platte |
| JP2008046979A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | メモリコントローラおよびメモリ制御方法 |
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