JPH02170467A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02170467A JPH02170467A JP63324445A JP32444588A JPH02170467A JP H02170467 A JPH02170467 A JP H02170467A JP 63324445 A JP63324445 A JP 63324445A JP 32444588 A JP32444588 A JP 32444588A JP H02170467 A JPH02170467 A JP H02170467A
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- H10P76/2041—Photolithographic processes
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置及びその製造方法に関するものであ
る。
る。
（従来の技術）
第１０図にＭＯ８型トランジスタを含む半導体装置の回
路を示す。ここでＭＯＳ型トランジスタＱ１０１のゲー
）１０１ａへの入力保護回路として、比較的抵抗値の高
い抵抗Ｒ１０３が用いられる。この抵抗Ｒ１０３は、ゲ
ート１０１ａ？ｔＳ極と同一レベルに形成された層にお
いて形成される。
路を示す。ここでＭＯＳ型トランジスタＱ１０１のゲー
）１０１ａへの入力保護回路として、比較的抵抗値の高
い抵抗Ｒ１０３が用いられる。この抵抗Ｒ１０３は、ゲ
ート１０１ａ？ｔＳ極と同一レベルに形成された層にお
いて形成される。
第１１図にこの場合の工程別断面図を示す。
まず第１１図（ａ）に示されるように、半導体基板１の
表面にゲート酸化膜２及びフィールド酸化膜３が形成さ
れ、さらにその表面にポリシリコンが堆積されてポリシ
リコン膜４が形成されている。このポリシリコン膜４に
上述の抵抗Ｒ１０３とゲート１０１ａが形成される。近
年は回路動作速度の高速化の要語に伴い、第１１図（ｂ
）に示されるようにポリシリコン膜４の表面に、モリブ
デンシリコン（Ｍｏ Ｓ ｌ’２ ）やタングステンシ
リコン（Ｗ Ｓ １２ ）等の高融点金属シリサイドで
あるジ・シリサイドをスパッタリングにより積層したポ
リサイド構造をとり、このジ・シリサイド膜１１１に配
線を形成する場合が多い。
表面にゲート酸化膜２及びフィールド酸化膜３が形成さ
れ、さらにその表面にポリシリコンが堆積されてポリシ
リコン膜４が形成されている。このポリシリコン膜４に
上述の抵抗Ｒ１０３とゲート１０１ａが形成される。近
年は回路動作速度の高速化の要語に伴い、第１１図（ｂ
）に示されるようにポリシリコン膜４の表面に、モリブ
デンシリコン（Ｍｏ Ｓ ｌ’２ ）やタングステンシ
リコン（Ｗ Ｓ １２ ）等の高融点金属シリサイドで
あるジ・シリサイドをスパッタリングにより積層したポ
リサイド構造をとり、このジ・シリサイド膜１１１に配
線を形成する場合が多い。
しかしこの様な構造とした場合に、抵抗Ｒ１０３を形成
すべき層もポリサイド構造となってしまい、ジ・シリサ
イド膜１１１の存在によって抵抗値が下がり保護抵抗の
役目を果たさなくなる。
すべき層もポリサイド構造となってしまい、ジ・シリサ
イド膜１１１の存在によって抵抗値が下がり保護抵抗の
役目を果たさなくなる。
そこで抵抗値を上げるために抵抗の長さを長くしなけれ
ばならないが、ポリサイド構造とした場合には抵抗値が
１／１０に低下するため、従来と同じ抵抗値を得るには
１０倍長くしなければならず、事実上実現が不可能であ
った。このため十分な保護機能が得られなかった。
ばならないが、ポリサイド構造とした場合には抵抗値が
１／１０に低下するため、従来と同じ抵抗値を得るには
１０倍長くしなければならず、事実上実現が不可能であ
った。このため十分な保護機能が得られなかった。
次にエンハンスメント・レジスタ型スタティック・ＲＡ
Ｍ（Ｅ／Ｒ型ＳＲＡＭ）を含む半導体装置について説明
する。この場合の回路図を第１２図に示す。
Ｍ（Ｅ／Ｒ型ＳＲＡＭ）を含む半導体装置について説明
する。この場合の回路図を第１２図に示す。
ＭＯ５型ＦＥＴＱ１２１及びＱ１２２を用いてフリップ
フロップとしたものであり、それぞれのトランジスタＱ
１２１、Ｑ１２２のドレインには、抵抗Ｒ１２３，Ｒ１
２４が接続されている。この抵抗Ｒ１２３、Ｒ１２４の
抵抗値は、高いことが要求される。この場合の抵抗Ｒ１
２３，Ｒ１２４を形成する際の工程別断面図を示したも
のが第１３図である まず第１３図（ａ）に示されるように、半導体基板１の
表面に層間絶縁膜３１が形成され、さらにその上にポリ
シリコンが堆積されてポリシリコン膜３２が形成されて
いる。このポリシリコン膜３２を写真蝕刻法によりパタ
ーニングして配線を形成する。
フロップとしたものであり、それぞれのトランジスタＱ
１２１、Ｑ１２２のドレインには、抵抗Ｒ１２３，Ｒ１
２４が接続されている。この抵抗Ｒ１２３、Ｒ１２４の
抵抗値は、高いことが要求される。この場合の抵抗Ｒ１
２３，Ｒ１２４を形成する際の工程別断面図を示したも
のが第１３図である まず第１３図（ａ）に示されるように、半導体基板１の
表面に層間絶縁膜３１が形成され、さらにその上にポリ
シリコンが堆積されてポリシリコン膜３２が形成されて
いる。このポリシリコン膜３２を写真蝕刻法によりパタ
ーニングして配線を形成する。
第１３図（ｂ）に示すように、全面にレジストを塗布し
た後、抵抗Ｒ１２３またはＲ１２４を形成すべき領域の
みにレジスト膜１３１を残す。そして不純物として、例
えばヒ素（Ａｓ）を、レジスト膜１３１をイオン注入マ
スクとしてイオン注入し、ポリシリコン膜３２のうち領
域３２ｂを除いた部分の領域３２ａを低抵抗化する。こ
のようにして得られた高抵抗の領域３２ｂに抵抗Ｒ１２
３、Ｒ１２４を形成していた。しかしこの場合には次の
ような問題があった。
た後、抵抗Ｒ１２３またはＲ１２４を形成すべき領域の
みにレジスト膜１３１を残す。そして不純物として、例
えばヒ素（Ａｓ）を、レジスト膜１３１をイオン注入マ
スクとしてイオン注入し、ポリシリコン膜３２のうち領
域３２ｂを除いた部分の領域３２ａを低抵抗化する。こ
のようにして得られた高抵抗の領域３２ｂに抵抗Ｒ１２
３、Ｒ１２４を形成していた。しかしこの場合には次の
ような問題があった。
第１３図（ｂ）に示されたヒ素等の不純物をイオン注入
した段階で、この不純物を活性化するために熱処理を行
うが、これにより不純物が高抵抗領域３２ｂへ約０．５
〜１．０μｍ拡散するため、微細な高抵抗領域を制御性
良く形成するのは困難である。特に領域３２１）の長さ
が３μｍ以下になると、不純物が拡散して領域３２ｂの
両端が短絡した状態となり抵抗値が低下し、抵抗素子と
しての役割を果たさなくなる。
した段階で、この不純物を活性化するために熱処理を行
うが、これにより不純物が高抵抗領域３２ｂへ約０．５
〜１．０μｍ拡散するため、微細な高抵抗領域を制御性
良く形成するのは困難である。特に領域３２１）の長さ
が３μｍ以下になると、不純物が拡散して領域３２ｂの
両端が短絡した状態となり抵抗値が低下し、抵抗素子と
しての役割を果たさなくなる。
（発明が解決しようとした課題）
上述したように、ＭＯ８型トランジスタを含む゛ト導体
装置において、入力保護用の抵抗素子をゲート電極と同
じ層に形成する場合には、ポリサイド構造としたときに
十分な抵抗値を持った抵抗素子を・１１実上形成するこ
とができず、保護回路としての役目を果たすことができ
ないという問題があった。
装置において、入力保護用の抵抗素子をゲート電極と同
じ層に形成する場合には、ポリサイド構造としたときに
十分な抵抗値を持った抵抗素子を・１１実上形成するこ
とができず、保護回路としての役目を果たすことができ
ないという問題があった。
またＥ／Ｍ型ＳＲＡＭを含む半導体装置で、ドレインに
接続された抵抗を配線部と同一の層に形成する際に、微
細な高い抵抗値を有する領域を制御性良（形成すること
が困難であるという問題があった。
接続された抵抗を配線部と同一の層に形成する際に、微
細な高い抵抗値を有する領域を制御性良（形成すること
が困難であるという問題があった。
本発明は上５己事情に鑑み、ＭＯ３型トランジスタを含
む半導体装置において入力保護用の抵抗素子を形成する
ための高い抵抗値を存する領域を形成し得ると共に回路
動作の高速化を達成し得る半導体装置の製造方法、また
Ｅ１Ｍ型５−ＲＡＭを含む半導体装置においてドレイン
に接続された抵抗形成のための微細な高抵抗領域を配線
部と同一の層に制御性良く形成し得ると共に回路動作の
高速化を達成し得る半導体装置の製造方法及びそのよう
にして製造された半導体装置を提供することを目的とし
た。
む半導体装置において入力保護用の抵抗素子を形成する
ための高い抵抗値を存する領域を形成し得ると共に回路
動作の高速化を達成し得る半導体装置の製造方法、また
Ｅ１Ｍ型５−ＲＡＭを含む半導体装置においてドレイン
に接続された抵抗形成のための微細な高抵抗領域を配線
部と同一の層に制御性良く形成し得ると共に回路動作の
高速化を達成し得る半導体装置の製造方法及びそのよう
にして製造された半導体装置を提供することを目的とし
た。
［発明の構成］
（課題を解決するための手段）
本発明の半導体装置の製造方法は、半導体基板上の絶縁
物質層の表面上に第１の抵抗値を有する材料から成る第
１の抵抗膜を形成する工程と、前記第１の抵抗膜の表面
上に前記第１の抵抗値よりも低い第２の抵抗値を有する
材料から成る第２の抵抗膜を形成する工程と、前記第２
の抵抗膜をパターニングして配線及び抵抗素子を形成す
る工程と、前記第２の抵抗膜のうち前記抵抗素子が含ま
れた所定領域を写真蝕刻法を用いて除去して前記第１の
抵抗膜を露出させる工程とを備えたことを特徴としてい
る。
物質層の表面上に第１の抵抗値を有する材料から成る第
１の抵抗膜を形成する工程と、前記第１の抵抗膜の表面
上に前記第１の抵抗値よりも低い第２の抵抗値を有する
材料から成る第２の抵抗膜を形成する工程と、前記第２
の抵抗膜をパターニングして配線及び抵抗素子を形成す
る工程と、前記第２の抵抗膜のうち前記抵抗素子が含ま
れた所定領域を写真蝕刻法を用いて除去して前記第１の
抵抗膜を露出させる工程とを備えたことを特徴としてい
る。
また形成された前記第１の抵抗膜の表面上にシリコン酸
化膜を形成し、このシリコン酸化膜のうちの所定領域を
エッチバックして前記第１の抵抗膜を露出させ、この露
出した部分の表面にのみ第２の抵抗膜を形成してもよく
、さらに形成されたシリコン酸化膜のうち所定領域のみ
を残して写真蝕刻法を用いて除去し前記第１の抵抗膜を
露出させ、前記第１の抵抗膜のうちの露出した部分にの
み第２の抵抗膜を形成してもよい。
化膜を形成し、このシリコン酸化膜のうちの所定領域を
エッチバックして前記第１の抵抗膜を露出させ、この露
出した部分の表面にのみ第２の抵抗膜を形成してもよく
、さらに形成されたシリコン酸化膜のうち所定領域のみ
を残して写真蝕刻法を用いて除去し前記第１の抵抗膜を
露出させ、前記第１の抵抗膜のうちの露出した部分にの
み第２の抵抗膜を形成してもよい。
形成された絶縁物質層のうちの所定領域以外の部分の膜
厚を写真蝕刻法を用いて薄くし、前記絶縁物質層の全面
に第１の抵抗膜を形成し、この第１の抵抗膜の全面に第
２の抵抗膜を形成して、前記第１の抵抗膜のうちの所定
領域をエッチバックして露出させてもよい。
厚を写真蝕刻法を用いて薄くし、前記絶縁物質層の全面
に第１の抵抗膜を形成し、この第１の抵抗膜の全面に第
２の抵抗膜を形成して、前記第１の抵抗膜のうちの所定
領域をエッチバックして露出させてもよい。
さらに、形成された絶縁物質層の全面に第２の抵抗膜を
形成し、この第２の抵抗膜のうちの所定領域を写真蝕刻
法を用いて除去し前記絶縁物質層を露出させ、全面に第
１の抵抗膜を形成し、この第１の抵抗膜のうち前記所定
領域に相当する部分が残るように写真蝕刻法を用いて除
去してもよく、また除去する際に、残された前記第１の
抵抗膜の厚みと前記第２の抵抗膜の厚みとが一致するよ
うにしでもよい。
形成し、この第２の抵抗膜のうちの所定領域を写真蝕刻
法を用いて除去し前記絶縁物質層を露出させ、全面に第
１の抵抗膜を形成し、この第１の抵抗膜のうち前記所定
領域に相当する部分が残るように写真蝕刻法を用いて除
去してもよく、また除去する際に、残された前記第１の
抵抗膜の厚みと前記第２の抵抗膜の厚みとが一致するよ
うにしでもよい。
また本発明の半導体装置は、このようにして形成された
第１の抵抗膜及び第２の抵抗膜を備えたことを特徴とし
ている。
第１の抵抗膜及び第２の抵抗膜を備えたことを特徴とし
ている。
ここで前記第１の抵抗値を有する材料は、ポリシリコン
、酸化マンガン、酸化タングステン、酸化シリコンより
なる群より選ばれた少なくとも１種の材料であってもよ
い。
、酸化マンガン、酸化タングステン、酸化シリコンより
なる群より選ばれた少なくとも１種の材料であってもよ
い。
また前記第２の抵抗値を有する材料は、モリブデンシリ
コン、タングステンシリコン、チタンシリコン、タンタ
ルシリコン、金属材料よりなる群より選ばれた少なくと
も１種の材料であってもよい。
コン、タングステンシリコン、チタンシリコン、タンタ
ルシリコン、金属材料よりなる群より選ばれた少なくと
も１種の材料であってもよい。
（作 用）
第２の抵抗値よりも大きい、比較的大きな抵抗値である
第１の抵抗値を有する材料から成る第１の抵抗膜に抵抗
素子を形成することによって、抵抗素子として必要な抵
抗値をＨした抵抗素子が得られ、さらに、この第１の抵
抗値よりも抵抗値が低い第２の材料から成る第２の抵抗
膜に配線を形成することによって、回路動作が高速化さ
れる。
第１の抵抗値を有する材料から成る第１の抵抗膜に抵抗
素子を形成することによって、抵抗素子として必要な抵
抗値をＨした抵抗素子が得られ、さらに、この第１の抵
抗値よりも抵抗値が低い第２の材料から成る第２の抵抗
膜に配線を形成することによって、回路動作が高速化さ
れる。
このことは、上述のいずれの製造方法によっても同様で
ある。
ある。
そしてこのようにして形成された半導体装置における抵
抗素子は、抵抗素子として必要な抵抗値を釘しており、
さらに回路動作も高速化される。
抗素子は、抵抗素子として必要な抵抗値を釘しており、
さらに回路動作も高速化される。
また、上述のいずれの製造方法においても第２の抵抗膜
を形成する際に、不純物イオンを第１の抵抗膜の所定領
域に注入した後熱拡散させて第２の抵抗膜と第１の抵抗
膜とを得るという工程を経た場合には、熱拡散により不
純物が第１の抵抗膜の所定領域以外の領域にまで拡散す
るため制御性良く第２の抵抗膜を形成するということは
困難であるが、上述のいずれの製造方法においてもこの
ような工程を経ずに写真蝕刻法等を用いて行うため、微
細な第１及び第２の抵抗膜が容易に形成される。
を形成する際に、不純物イオンを第１の抵抗膜の所定領
域に注入した後熱拡散させて第２の抵抗膜と第１の抵抗
膜とを得るという工程を経た場合には、熱拡散により不
純物が第１の抵抗膜の所定領域以外の領域にまで拡散す
るため制御性良く第２の抵抗膜を形成するということは
困難であるが、上述のいずれの製造方法においてもこの
ような工程を経ずに写真蝕刻法等を用いて行うため、微
細な第１及び第２の抵抗膜が容易に形成される。
（実施例）
以下に、本実施例について図面を参照して説明する。
まず、ＭＯ８型トランジスタを含む半導体装置において
、人力保護用の抵抗素子をゲート電極と同じ層に形成す
る場合の第１から第３の実施例について説明する。第１
図に第１の実施例の工程別素子断面図を示す。
、人力保護用の抵抗素子をゲート電極と同じ層に形成す
る場合の第１から第３の実施例について説明する。第１
図に第１の実施例の工程別素子断面図を示す。
まず第１図（ａ）に示されるように、半導体基板１の表
面を熱酸化して表面に厚さ１００〜２５０人のゲート酸
化膜２を形成し、その表面に窒化膜などの耐酸化性膜を
素子形成領域のみに選択的に堆積させ、酸化雰囲気中で
酸化を行うことにより素子分離のためのフィールド酸化
膜３を素子分離領域のみに４０００〜６０００人の厚さ
で選択的に形成する。次に全体にポリシリコンを化学気
相成長法（ＣＶＤ法）により約２０００人の厚さで堆積
させ、ポリシリコン膜４を形成する。
面を熱酸化して表面に厚さ１００〜２５０人のゲート酸
化膜２を形成し、その表面に窒化膜などの耐酸化性膜を
素子形成領域のみに選択的に堆積させ、酸化雰囲気中で
酸化を行うことにより素子分離のためのフィールド酸化
膜３を素子分離領域のみに４０００〜６０００人の厚さ
で選択的に形成する。次に全体にポリシリコンを化学気
相成長法（ＣＶＤ法）により約２０００人の厚さで堆積
させ、ポリシリコン膜４を形成する。
次に第１図（ｂ）に示されるように、このポリシリコン
膜４の表面上にモリブデンシリコン等のジ・シリサイド
をスパッタリングにより積層して膜厚１５００から２０
００人のジ・シリサイド膜５を形成する。そしてポリシ
リコン膜４とジ・シリサイド膜５とにパターニングを行
って、配線及び抵抗素子を形成する。
膜４の表面上にモリブデンシリコン等のジ・シリサイド
をスパッタリングにより積層して膜厚１５００から２０
００人のジ・シリサイド膜５を形成する。そしてポリシ
リコン膜４とジ・シリサイド膜５とにパターニングを行
って、配線及び抵抗素子を形成する。
ジ・シリサイド膜５の表面にレジストを塗布し、写真蝕
刻法を用いて第１図（Ｃ）に示されるように、人力保護
用の抵抗素子を形成する領域に相当する部分のジ・シリ
サイド膜５を除去してジ・シリサイド膜５ａとし、所定
領域におけるポリシリコン膜４の表面を露出させる。こ
の後、レジスト膜６を除去する。
刻法を用いて第１図（Ｃ）に示されるように、人力保護
用の抵抗素子を形成する領域に相当する部分のジ・シリ
サイド膜５を除去してジ・シリサイド膜５ａとし、所定
領域におけるポリシリコン膜４の表面を露出させる。こ
の後、レジスト膜６を除去する。
次に第２の実施例の工程別断面図を第２図に示す。第２
図（ａ）に示されるように、半導体基板１の表面にゲー
ト酸化膜２とフィールド酸化膜３とが形成され、さらに
その表面にポリシリコン４が４０００人、シリコン酸化
膜１１が４０００から１００００人それぞれ順に堆積さ
れて形成されている。
図（ａ）に示されるように、半導体基板１の表面にゲー
ト酸化膜２とフィールド酸化膜３とが形成され、さらに
その表面にポリシリコン４が４０００人、シリコン酸化
膜１１が４０００から１００００人それぞれ順に堆積さ
れて形成されている。
次にシリコン酸化膜１１の全面にレジストを塗布し時間
で管理しつつ徐々にエツチングを行うと第２図（ｂ）の
ように、フィールド酸化膜３の表面上のシリコン酸化膜
１１がエッチバックされて除去され、この部分のポリシ
リコン４が露出される。
で管理しつつ徐々にエツチングを行うと第２図（ｂ）の
ように、フィールド酸化膜３の表面上のシリコン酸化膜
１１がエッチバックされて除去され、この部分のポリシ
リコン４が露出される。
第２図（Ｃ）のように、この露出したポリシリコン４の
表面上にのみ選択的に、ＣＶＤ法によりタングステン等
の金属を成長させて導電体膜１２を形成する。
表面上にのみ選択的に、ＣＶＤ法によりタングステン等
の金属を成長させて導電体膜１２を形成する。
次にシリコン酸化膜１１に抵抗素子が、導電体膜１２に
配線がそれぞれ形成される。
配線がそれぞれ形成される。
第３図に第３の実施例の工程別断面図を示す。
第３図（ａ）のように、半導体基板１上に形成されたゲ
ート酸化膜２及びフィールド酸化膜３の表面上にポリシ
リコン膜４が２０００人の膜厚で形成され、さらにその
上にシリコン酸化膜２１が１５００から２０００Ａの膜
厚で形成されている。
ート酸化膜２及びフィールド酸化膜３の表面上にポリシ
リコン膜４が２０００人の膜厚で形成され、さらにその
上にシリコン酸化膜２１が１５００から２０００Ａの膜
厚で形成されている。
この後シリコン酸化ＪＩＡ２１の仝而にレジストを塗布
し、写真蝕刻法を用いて第３図（ｂ）のように所定領域
のシリコン酸化膜２１ａとレジスト２２のみ残して他の
部分は除去する。
し、写真蝕刻法を用いて第３図（ｂ）のように所定領域
のシリコン酸化膜２１ａとレジスト２２のみ残して他の
部分は除去する。
レジスト２２を除去し、第３図（Ｃ）のように、露出し
たポリシリコン膜４の表面上に選択的に、タングステン
等の金属をＣＶＤ法により成長させて導電体膜２３を形
成する。
たポリシリコン膜４の表面上に選択的に、タングステン
等の金属をＣＶＤ法により成長させて導電体膜２３を形
成する。
そしてパターニングによりシリコン酸化ＪＩＩ２１ａに
抵抗素子を、導電体膜２３に配線、ゲート酸化膜をそれ
ぞれ形成する。
抵抗素子を、導電体膜２３に配線、ゲート酸化膜をそれ
ぞれ形成する。
このように第１から第３までの実施例によれば、抵抗値
の低いジ・シリサイド膜あるいは金属から成る導電体膜
に配線を形成することによって回路動作の高速化が達成
され、さらにジ・シリサイド膜や導電体膜よりも抵抗値
の高いポリシリコン膜に保護回路用としての抵抗素子を
形成することにより、十分な保：！に機能を得ることが
できる。さらに第３の実施例では、シリコン酸化膜２１
ａと導電体膜２３のそれぞれの厚みが等しく平坦な表面
が形成されるため、その上に積層される配線層のステッ
プカバレージに悪影響を与えることがない。
の低いジ・シリサイド膜あるいは金属から成る導電体膜
に配線を形成することによって回路動作の高速化が達成
され、さらにジ・シリサイド膜や導電体膜よりも抵抗値
の高いポリシリコン膜に保護回路用としての抵抗素子を
形成することにより、十分な保：！に機能を得ることが
できる。さらに第３の実施例では、シリコン酸化膜２１
ａと導電体膜２３のそれぞれの厚みが等しく平坦な表面
が形成されるため、その上に積層される配線層のステッ
プカバレージに悪影響を与えることがない。
次にＥ／Ｒ型Ｓ ＲＡ Ｍを含む半導体装置の場合にお
ける第４から第８の実施例について説明する。
ける第４から第８の実施例について説明する。
ここでは、ＭＯ８型ＦＥＴのドレインに接続される抵抗
素子と、配線の形成が同一レベルにおいて行われる。
素子と、配線の形成が同一レベルにおいて行われる。
まず第４図を用いて第４の実施例による半導体装置及び
その製造方法を説明する。この第４図は、この場合の製
造方法における工程別断面図を示したものである。第４
図（ａ）に示されるように、半導体基板１の表面上に酸
化シリコンがＣＶＤ法により２０００人堆積されて層間
絶縁膜３１が形成されている。この層間絶縁膜３１の表
面上に、ポリシリコンがＣＶＤ法により約５００人堆積
されてポリシリコン膜３２が形成されている。
その製造方法を説明する。この第４図は、この場合の製
造方法における工程別断面図を示したものである。第４
図（ａ）に示されるように、半導体基板１の表面上に酸
化シリコンがＣＶＤ法により２０００人堆積されて層間
絶縁膜３１が形成されている。この層間絶縁膜３１の表
面上に、ポリシリコンがＣＶＤ法により約５００人堆積
されてポリシリコン膜３２が形成されている。
次に第４図（ｂ）のように、ポリシリコン膜３２の表面
上に酸化シリコンがＣＶＤ法により約１０００人堆積さ
れてシリコン酸化膜３３が形成される。
上に酸化シリコンがＣＶＤ法により約１０００人堆積さ
れてシリコン酸化膜３３が形成される。
シリコン酸化膜３３の表面上にレジストが塗布され、第
４図（Ｃ）のように、写真蝕刻法により所定領域のシリ
コン酸化膜３３ａのみ残して他のシリコン酸化膜３３が
除去されてポリシリコン膜３２が露出される。
４図（Ｃ）のように、写真蝕刻法により所定領域のシリ
コン酸化膜３３ａのみ残して他のシリコン酸化膜３３が
除去されてポリシリコン膜３２が露出される。
第４図（ｄ）のように、露出したポリシリコン膜３２の
表面にのみ選択的にタングステン等の金属キイ料をシリ
コン酸化膜３３ａと同じ厚さになるようにＣＶＤ法によ
り成長させ、導電体膜３４を形成する この後パターニングを行い、シリコン酸化膜３３ ａに
抵抗素子を形成し、導電体膜３４に配線を形成する。
表面にのみ選択的にタングステン等の金属キイ料をシリ
コン酸化膜３３ａと同じ厚さになるようにＣＶＤ法によ
り成長させ、導電体膜３４を形成する この後パターニングを行い、シリコン酸化膜３３ ａに
抵抗素子を形成し、導電体膜３４に配線を形成する。
このような製造方法によって、本実施例による半導体装
置が得られる。
置が得られる。
第５図は、第５の実施例を示したものである。
まず第５図（ａ）のように、第４の実施例と同様に！１
６導体基板上の層間絶縁膜３１の表面上に、ポリシリコ
ンがＣＶＤ法により約５００人堆積されてポリシリコン
膜３２が形成されている。
６導体基板上の層間絶縁膜３１の表面上に、ポリシリコ
ンがＣＶＤ法により約５００人堆積されてポリシリコン
膜３２が形成されている。
次に、第５図（ｂ）のようにポリシリコン膜３２の表面
にモリブデン・シリコン等のジ・シリコンをＣＶＤ法に
より５００から１０００人堆積してジ・シリコン膜４１
を形成する。
にモリブデン・シリコン等のジ・シリコンをＣＶＤ法に
より５００から１０００人堆積してジ・シリコン膜４１
を形成する。
ジ・シリコン膜４１の表面にレジストを塗布し、写真蝕
刻法を用いて所定領域のみ除去し、第５図（ｂ）のよう
にジ・シリコン膜４１ａルジスト４２とした。これによ
り所定領域におけるポリシリコン膜３２の表面が露出す
る。
刻法を用いて所定領域のみ除去し、第５図（ｂ）のよう
にジ・シリコン膜４１ａルジスト４２とした。これによ
り所定領域におけるポリシリコン膜３２の表面が露出す
る。
第５図（ｄ）のようにレジスト４２を除去する。
そしてパターニングを行って露出したポリシリコン膜３
２に抵抗素子を形成し、ジ・シリコン膜４１ａに配線を
形成する。
２に抵抗素子を形成し、ジ・シリコン膜４１ａに配線を
形成する。
第６の実施例について説明する。上述した第４及び第５
の実施例の場合と異なり、半導体基板１の表面に酸化シ
リコンが、第６図（ａ）のように４０００人の厚さに厚
く堆積されて層間絶縁膜５１が形成されている。
の実施例の場合と異なり、半導体基板１の表面に酸化シ
リコンが、第６図（ａ）のように４０００人の厚さに厚
く堆積されて層間絶縁膜５１が形成されている。
この層間絶縁膜５の表面にレジストが塗布され、第６図
（ｂ）のように写真蝕刻法により所定領域以外の層間絶
縁膜５の厚みが所定領域の厚みよりも５００から１００
０人薄くなるように除去されて、層間絶縁膜５１ａが形
成される。そしてレジスト５２が除去される。
（ｂ）のように写真蝕刻法により所定領域以外の層間絶
縁膜５の厚みが所定領域の厚みよりも５００から１００
０人薄くなるように除去されて、層間絶縁膜５１ａが形
成される。そしてレジスト５２が除去される。
第６図（Ｃ）のように、この層間絶縁膜５ａの表面にポ
リシリコンが堆積されてポリシリコン膜５３が形成され
る。さらにその上にモリブデン・シリコン等のジ・シリ
サイドが堆積されてジ・シリサイド膜５４が形成される
。
リシリコンが堆積されてポリシリコン膜５３が形成され
る。さらにその上にモリブデン・シリコン等のジ・シリ
サイドが堆積されてジ・シリサイド膜５４が形成される
。
この後、第６図（ｄ）のようにジ・シリサイド膜５４の
うち、層間絶縁膜５の厚みが厚い所定領域に相当する部
分がエッチバック法により除去されて、ジ・シリサイド
膜５４ａが形成され、この部分のポリシリコン膜５３が
露出される。そしてパターニングを行い、この露出した
部分のポリシリコン膜５３に抵抗が形成され、さらにジ
・シリサイド膜５４ａに配線が形成される。
うち、層間絶縁膜５の厚みが厚い所定領域に相当する部
分がエッチバック法により除去されて、ジ・シリサイド
膜５４ａが形成され、この部分のポリシリコン膜５３が
露出される。そしてパターニングを行い、この露出した
部分のポリシリコン膜５３に抵抗が形成され、さらにジ
・シリサイド膜５４ａに配線が形成される。
第７図に、第７の実施例の工程別断面図を示す。
まず第７図（ａ）のように、半導体基板１上に層間絶縁
膜６１が形成され、その上にモリブデン・シリコン等の
ジφシリサイドをＣＶＤ法により約５００人堆積させ、
ジ・シリサイド膜６２を形成する。
膜６１が形成され、その上にモリブデン・シリコン等の
ジφシリサイドをＣＶＤ法により約５００人堆積させ、
ジ・シリサイド膜６２を形成する。
ジ・シリサイド膜６２上にレジストを塗布し、写真蝕刻
法により所定領域のみ除去して第７図（ｂ）のようにジ
・シリサイド膜６２ａとした。
法により所定領域のみ除去して第７図（ｂ）のようにジ
・シリサイド膜６２ａとした。
その後レジスト６３を除去する。
第７図（ｅ）のように全面にポリシリコンが堆積されて
ポリシリコン膜６５が形成される。
ポリシリコン膜６５が形成される。
そして第７図（ｄ）のように、ポリシリコン膜６５のう
ち、ジ・シリサイド膜６２が除去された所定領域に相当
する部分が残るように、写真蝕刻法を用いて除去してポ
リシリコン膜６５ａとした。
ち、ジ・シリサイド膜６２が除去された所定領域に相当
する部分が残るように、写真蝕刻法を用いて除去してポ
リシリコン膜６５ａとした。
このポリシリコン膜６５ａに抵抗素子を形成し、ジ・シ
リサイド膜６２ａに配線を形成する。
リサイド膜６２ａに配線を形成する。
第８図に第８の実施例の工程別断面図を示す。
この実施例では、上述した第７の実施例における第７図
（Ｃ）に示されたポリシリコン膜６５を形成する工程ま
では同一である。（第７図（ａ））。
（Ｃ）に示されたポリシリコン膜６５を形成する工程ま
では同一である。（第７図（ａ））。
この後、ジ・シリサイド膜６２が除去された所定領域に
相当する部分にのみポリシリコン膜６５か残るように、
さらにポリシリコン膜の厚みとジ・シリサイド膜６２ａ
の厚みとが一致して平坦な表面が形成されるように、写
真蝕刻法を用いてポリシリコン膜６５ｂを形成する。
相当する部分にのみポリシリコン膜６５か残るように、
さらにポリシリコン膜の厚みとジ・シリサイド膜６２ａ
の厚みとが一致して平坦な表面が形成されるように、写
真蝕刻法を用いてポリシリコン膜６５ｂを形成する。
そしてポリシリコン膜６５ｂに抵抗素子を形成し、ジ・
シリサイド膜６２ａに配線を形成する。
シリサイド膜６２ａに配線を形成する。
従来は上述したように、抵抗値の高い領域に不純物を所
定領域にイオン注入し、熱拡散することによって抵抗値
の低い領域を抵抗値の高い領域と同一のレベルに形成し
ていたため、注入した不純物か所定領域以外にも拡散し
て微細な抵抗値の高い領域を制御性良く形成することは
困難であった。
定領域にイオン注入し、熱拡散することによって抵抗値
の低い領域を抵抗値の高い領域と同一のレベルに形成し
ていたため、注入した不純物か所定領域以外にも拡散し
て微細な抵抗値の高い領域を制御性良く形成することは
困難であった。
これに対し第４から第８の実施例による製造方法では、
イオン注入及び熱拡散という方法を用いずに、上述した
ように写真蝕刻法を用いてそれぞれの領域を形成するた
め、微細な抵抗値の高い領域を制御性良く形成すること
が可能であり、そして第４の実施例による半導体装置で
は、このような微細な抵抗値の高い領域が制御性良く形
成されている。
イオン注入及び熱拡散という方法を用いずに、上述した
ように写真蝕刻法を用いてそれぞれの領域を形成するた
め、微細な抵抗値の高い領域を制御性良く形成すること
が可能であり、そして第４の実施例による半導体装置で
は、このような微細な抵抗値の高い領域が制御性良く形
成されている。
また第８の実施例では、ジ・シリサイド膜６２ａの厚み
とポリシリコン膜６５ｂの厚みとが一致しており、平坦
な表面が形成されているため、この層よりもさらに上に
形成される配線層のステップカバレージに悪影響を及ぼ
さないという効果がある。
とポリシリコン膜６５ｂの厚みとが一致しており、平坦
な表面が形成されているため、この層よりもさらに上に
形成される配線層のステップカバレージに悪影響を及ぼ
さないという効果がある。
次に抵抗素子形成のために形成された、高い抵抗値を有
すべき領域の抵抗値を、第１から第８までの実施例によ
る場合と従来の製造方法による場合とで比較する。第９
図は、この領域の長さに対する抵抗値の変化を示したも
のである。従来の場合は、この抵抗素子形成領域の長さ
が３μｍ以下になると抵抗値が急激に低下するが、本実
施例の場合は抵抗素子形成領域の長さにかかわらずほぼ
一定である。これより本実施例は、微細な抵抗素子形成
のための抵抗値の高い領域を制御性良く形成することが
できることがイつかる。
すべき領域の抵抗値を、第１から第８までの実施例によ
る場合と従来の製造方法による場合とで比較する。第９
図は、この領域の長さに対する抵抗値の変化を示したも
のである。従来の場合は、この抵抗素子形成領域の長さ
が３μｍ以下になると抵抗値が急激に低下するが、本実
施例の場合は抵抗素子形成領域の長さにかかわらずほぼ
一定である。これより本実施例は、微細な抵抗素子形成
のための抵抗値の高い領域を制御性良く形成することが
できることがイつかる。
本実施例は、いずれも−例であって、本発明を限定する
ものではない。例えば第１の抵抗値を有する材料として
ポリシリコンを用いているが、抵抗素子の形成に適した
酸化マンガン、酸化タングステン、酸化シリコン等の他
の材料を用いてもよい。また第２の抵抗値を有する材料
としてモリブデンシリコン、金属材料を用いているが、
配線を形成する上で回路動作の高速化を達成しうる材料
であれば、タングステンシリコン、チタンシリコン、タ
ンタルシリコン等の他のジ・シリサイドであってもよい
。
ものではない。例えば第１の抵抗値を有する材料として
ポリシリコンを用いているが、抵抗素子の形成に適した
酸化マンガン、酸化タングステン、酸化シリコン等の他
の材料を用いてもよい。また第２の抵抗値を有する材料
としてモリブデンシリコン、金属材料を用いているが、
配線を形成する上で回路動作の高速化を達成しうる材料
であれば、タングステンシリコン、チタンシリコン、タ
ンタルシリコン等の他のジ・シリサイドであってもよい
。
［発明の効果］
以上説明したように本発明の半導体装置の製造方法は、
ＭＯ８型トランジスタを含む場合において、絶縁物質層
上に第１の抵抗膜を形成し、その表面の所定領域を除去
して第１の抵抗膜よりも抵抗値の低い第２の抵抗膜を形
成してそれぞれ第１の抵抗膜に人力保訛用抵抗素子を形
成し、第２の抵抗膜に配線を形成するため、人力保護に
必要な高い抵抗値をＨした抵抗素子が得られ、さらに回
路動作の高速化を達成することができる。
ＭＯ８型トランジスタを含む場合において、絶縁物質層
上に第１の抵抗膜を形成し、その表面の所定領域を除去
して第１の抵抗膜よりも抵抗値の低い第２の抵抗膜を形
成してそれぞれ第１の抵抗膜に人力保訛用抵抗素子を形
成し、第２の抵抗膜に配線を形成するため、人力保護に
必要な高い抵抗値をＨした抵抗素子が得られ、さらに回
路動作の高速化を達成することができる。
またＥ／Ｒ型Ｓ ＲＡ Ｍを含む場合において、絶縁物
質層上に第１の抵抗膜を形成しその表面の所定領域を除
去して第１の抵抗膜よりも抵抗値の低い第２の抵抗膜を
形成し、あるいは絶縁物質層上に第２の抵抗膜を形成し
その表面の所定領域を除去して第２の抵抗膜よりも抵抗
値の高い第２の抵抗膜を形成し、それぞれ第１の抵抗膜
にＭＯ９型ＦＥＴのドレインに接続される抵抗素子を形
成し、第２の抵抗膜に配線を形成するため、微細な抵抗
素子形成のための領域を制御性良く形成できると同時に
回路動作の高速化も達成することができる。
質層上に第１の抵抗膜を形成しその表面の所定領域を除
去して第１の抵抗膜よりも抵抗値の低い第２の抵抗膜を
形成し、あるいは絶縁物質層上に第２の抵抗膜を形成し
その表面の所定領域を除去して第２の抵抗膜よりも抵抗
値の高い第２の抵抗膜を形成し、それぞれ第１の抵抗膜
にＭＯ９型ＦＥＴのドレインに接続される抵抗素子を形
成し、第２の抵抗膜に配線を形成するため、微細な抵抗
素子形成のための領域を制御性良く形成できると同時に
回路動作の高速化も達成することができる。
そしてこのような方法によって製造された半導体装置は
、微細な高い抵抗値を有する領域を有し、た高速化され
た回路動作を行い得るものである。
、微細な高い抵抗値を有する領域を有し、た高速化され
た回路動作を行い得るものである。
第１図は、本発明の第１の実施例による半導体装置の製
造方法を示す工程別素子断面図、第２図は、本発明の第
２の実施例による半導体装置の製造方法を示す工程別素
子断面図、第３図は、本発明の第３の実施例による半導
体装置の製造方法を示す工程別素子断面図、第４図は、
本発明の第４の実施例による半導体装置の製造方法を示
す工程別素子断面図、第５図は、本発明の第５の実施例
による半導体装置の製造方法を示す工程別素子断面図、
第６図は、本発明の第６の実施例による半導体装置の製
造方法を示す二［程別素子断面図、第７図は、本発明の
第７の実施例による半導体装置の製造方法を示す工程別
素子断面図、第８図は、本発明の第８の実施例による半
導体装置の製造方法を示す工程別素子断面図、第９図は
、本発明の第１から第８の実施例による半導体装置の製
造方法と従来の製造方法とにおける抵抗値を比較した説
明図、第１０図は、本発明の適用が可能な半導体装置の
回路図、第１１図は、従来の半導体装置の製造方法を示
す工程別素子断面図、第１２図は、本発明の適用が可能
な半導体装置の回路図、第１３図は、従来の半導体装置
の製造方法を示す工程別素子断面図である。 １・・・半導体基板、２・・・ゲート酸化膜、３・・・
フィールド酸化Ｊ摸、４，３２，５３，６５．６５ａ。 ６５ ｂ ・・・ポリシリコン、５，５ａ、３４，４１
゜４１ａ、５４，５４ａ、６２，６２ａ・・・ジ・シリ
コン、６，２２，４２．５２．６３・・・レジスト、１
１、ｌｌａ、２１，２１ａ、３３．３３ａ・・・シリコ
ン酸化膜、１２．２３・・・導電体膜、３１゜５１．５
１ａ、６１−・・層間絶縁膜、Ｒ１０３゜Ｒ１２３，Ｒ
１２４・・・抵抗。
造方法を示す工程別素子断面図、第２図は、本発明の第
２の実施例による半導体装置の製造方法を示す工程別素
子断面図、第３図は、本発明の第３の実施例による半導
体装置の製造方法を示す工程別素子断面図、第４図は、
本発明の第４の実施例による半導体装置の製造方法を示
す工程別素子断面図、第５図は、本発明の第５の実施例
による半導体装置の製造方法を示す工程別素子断面図、
第６図は、本発明の第６の実施例による半導体装置の製
造方法を示す二［程別素子断面図、第７図は、本発明の
第７の実施例による半導体装置の製造方法を示す工程別
素子断面図、第８図は、本発明の第８の実施例による半
導体装置の製造方法を示す工程別素子断面図、第９図は
、本発明の第１から第８の実施例による半導体装置の製
造方法と従来の製造方法とにおける抵抗値を比較した説
明図、第１０図は、本発明の適用が可能な半導体装置の
回路図、第１１図は、従来の半導体装置の製造方法を示
す工程別素子断面図、第１２図は、本発明の適用が可能
な半導体装置の回路図、第１３図は、従来の半導体装置
の製造方法を示す工程別素子断面図である。 １・・・半導体基板、２・・・ゲート酸化膜、３・・・
フィールド酸化Ｊ摸、４，３２，５３，６５．６５ａ。 ６５ ｂ ・・・ポリシリコン、５，５ａ、３４，４１
゜４１ａ、５４，５４ａ、６２，６２ａ・・・ジ・シリ
コン、６，２２，４２．５２．６３・・・レジスト、１
１、ｌｌａ、２１，２１ａ、３３．３３ａ・・・シリコ
ン酸化膜、１２．２３・・・導電体膜、３１゜５１．５
１ａ、６１−・・層間絶縁膜、Ｒ１０３゜Ｒ１２３，Ｒ
１２４・・・抵抗。
Claims (1)
- 【特許請求の範囲】 １、絶縁膜の表面上に形成され第１の抵抗値を有する材
料から成る第１の抵抗膜と、前記第１の抵抗膜の表面上
の所定領域にのみ形成されたシリコン酸化膜と、前記第
１の抵抗膜の表面上であって前記所定領域以外の領域に
形成され前記第１の抵抗値よりも低い第２の抵抗値を有
する材料から成る第２の抵抗膜とを備え、前記シリコン
酸化膜に抵抗素子が形成され、前記第２の抵抗膜に配線
が形成されたことを特徴とした半導体装置。 ２、半導体基板上の絶縁物質層の表面上に第１の抵抗値
を有する材料から成る第１の抵抗膜を形成する工程と、
前記第１の抵抗膜の表面上に前記第１の抵抗値よりも低
い第２の抵抗値を有する材料から成る第２の抵抗膜を形
成する工程と、前記第２の抵抗膜をパターニングして配
線及び抵抗素子を形成する工程と、前記第２の抵抗膜の
うち前記抵抗素子が含まれた所定領域を写真蝕刻法を用
いて除去して前記第１の抵抗膜を露出させる工程とを備
えたことを特徴とした半導体装置の製造方法。 ３、半導体基板上の絶縁物質層の表面上に第１の抵抗値
を有する材料から成る第１の抵抗膜を形成する工程と、
前記第１の抵抗膜の表面上にシリコン酸化膜を形成する
工程と、前記シリコン酸化膜のうちの所定領域をエッチ
バックして前記第１の抵抗膜を露出させる工程と、前記
第１の抵抗膜のうち露出した部分の表面にのみ前記第１
の抵抗値よりも低い第２の抵抗値を有する材料から成る
第２の抵抗膜を形成する工程と、パターニングにより前
記第２の抵抗膜に配線を形成し、前記シリコン酸化膜に
抵抗素子を形成する工程とを備えたことを特徴とした半
導体装置の製造方法。 ４、半導体基板上の絶縁物質層の表面上に第１の抵抗値
を有する材料から成る第１の抵抗膜を形成する工程と、
前記第１の抵抗膜の表面上に酸化シリコンから成るシリ
コン酸化膜を形成する工程と、前記シリコン酸化膜のう
ち所定領域のみを残して写真蝕刻法を用いて除去し前記
第１の抵抗膜を露出させる工程と、前記第１の抵抗膜の
うちの露出した部分にのみ前記第１の抵抗値よりも低い
第２の抵抗値を有する材料から成る第２の抵抗膜を形成
する工程と、パターニングにより前記第２の抵抗膜に配
線を形成し、前記シリコン酸化膜に抵抗素子を形成する
工程とを備えたことを特徴とした半導体装置の製造方法
。 ５、半導体基板上に絶縁物質を堆積させて絶縁物質層を
形成する工程と、前記絶縁物質層のうちの所定領域以外
の部分の膜厚を写真蝕刻法を用いて薄くする工程と、前
記絶縁物質層の全面に第１の抵抗値を有する材料を堆積
させて第１の抵抗膜を形成する工程と、前記第１の抵抗
膜の全面に前記第１の抵抗値よりも低い第２の抵抗値を
有する材料を堆積させて第２の抵抗膜を形成する工程と
、前記第１の抵抗膜のうちの所定領域をエッチバックし
て露出させる工程と、パターニングにより前記第１の抵
抗膜のうちの露出した部分に抵抗素子を形成し、前記第
２の抵抗膜に配線を形成する工程とを備えたことを特徴
とした半導体装置の製造方法。 ６、半導体基板上に絶縁物質を堆積させて絶縁物質層を
形成する工程と、前記絶縁物質層の全面に第２の抵抗値
を有する材料を堆積させて第２の抵抗膜を形成する工程
と、前記第２の抵抗膜のうちの所定領域を写真蝕刻法を
用いて除去し前記絶縁物質層を露出させる工程と、全面
に前記第２の抵抗値よりも高い第１の抵抗値を有する材
料を堆積させて第１の抵抗膜を形成する工程と、前記第
１の抵抗膜のうち前記所定領域に相当する部分が残るよ
うに写真蝕刻法を用いて除去する工程と、パターニング
により、残された前記第１の抵抗膜に抵抗素子を形成し
、前記第２の抵抗膜に配線を形成する工程とを備えたこ
とを特徴とした半導体装置の製造方法。 ７、半導体基板上に絶縁物質を堆積させて絶縁物質層を
形成する工程と、前記絶縁物質層の全面に第２の抵抗値
を有する材料を堆積させて第２の抵抗膜を形成する工程
と、前記第２の抵抗膜のうちの所定領域を写真蝕刻法を
用いて除去し前記絶縁物質層を露出させる工程と、全面
に前記第２の抵抗値よりも高い第１の抵抗値を有する材
料を堆積させて第１の抵抗膜を形成する工程と、前記第
１の抵抗膜のうち前記所定領域に相当する部分のみが残
り、さらに残された前記第１の抵抗膜の厚みと前記第２
の抵抗膜の厚みとが一致するように写真蝕刻法を用いて
除去する工程と、パターニングにより、残された前記第
１の抵抗膜に抵抗素子を形成し、前記第２の抵抗膜に配
線を形成する工程とを備えたことを特徴とした半導体装
置の製造方法。 ８、前記第１の抵抗値を有する材料は、ポリシリコン、
酸化マンガン、酸化タングステン、酸化シリコンよりな
る群より選ばれた少なくとも１種の材料であることを特
徴とした請求項１から６のいずれかに記載の半導体装置
の製造方法。 ９、前記第２の抵抗値を有する材料は、モリブデンシリ
コン、タングステンシリコン、チタンシリコン、タンタ
ルシリコン、金属材料よりなる群より選ばれた少なくと
も１種の材料であることを特徴とした請求項１から６の
いずれかに記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324445A JP2604024B2 (ja) | 1988-12-22 | 1988-12-22 | 半導体装置の製造方法 |
| KR1019890019290A KR920010669B1 (ko) | 1988-12-22 | 1989-12-22 | 반도체장치 및 그 제조방법 |
| US07/752,969 US5179434A (en) | 1988-12-22 | 1991-08-29 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324445A JP2604024B2 (ja) | 1988-12-22 | 1988-12-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170467A true JPH02170467A (ja) | 1990-07-02 |
| JP2604024B2 JP2604024B2 (ja) | 1997-04-23 |
Family
ID=18165893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324445A Expired - Fee Related JP2604024B2 (ja) | 1988-12-22 | 1988-12-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2604024B2 (ja) |
| KR (1) | KR920010669B1 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207652A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1988
- 1988-12-22 JP JP63324445A patent/JP2604024B2/ja not_active Expired - Fee Related
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1989
- 1989-12-22 KR KR1019890019290A patent/KR920010669B1/ko not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207652A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2604024B2 (ja) | 1997-04-23 |
| KR920010669B1 (ko) | 1992-12-12 |
| KR900011048A (ko) | 1990-07-11 |
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