JPS59207654A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59207654A JPS59207654A JP58081970A JP8197083A JPS59207654A JP S59207654 A JPS59207654 A JP S59207654A JP 58081970 A JP58081970 A JP 58081970A JP 8197083 A JP8197083 A JP 8197083A JP S59207654 A JPS59207654 A JP S59207654A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- region
- fwd
- emitter
- stage transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はダーリントントランジスタと７リーホイリング
ダイオード（ＦＷＤという）とを有したモノリシックの
半導体装置に関する。
ダイオード（ＦＷＤという）とを有したモノリシックの
半導体装置に関する。
周知ノドうりダーリントントランジスタは電流増幅率（
ｈｒＥという）か高いことから、微小信号で大電力を制
御することができる利点を有する。
ｈｒＥという）か高いことから、微小信号で大電力を制
御することができる利点を有する。
第１図は２段のダーリントントランジスタとＦＷＤを接
続した等価回路を示しており、Ｔｒ、 は前段トラン
ジスタ、Ｔｒ、は後段トツンｙスｐ、Ｂはペース端子、
Ｅはエミッタ端子、Ｃはコレクタ領域を示す。ここでダ
ーリントントランジスタの構成としては、通常トランジ
スタＴｒ％はＴｒ、よりも小出力のトランジスタとし、
ＦＷＤはトランジスタのコレクメ電流容鎗と同ｓ ｉ
ノ容量となるように設計される。またトランジスタＴｒ
１ のペース、エミッタ間及びトランジスｆｉＴｒ、（
Ｄペース、エミッタ間には°それぞれ抵抗Ｒ，，Ｒ，が
接続され、これらの抵抗はターリントントランジスタの
高温時でのコレクタ。
続した等価回路を示しており、Ｔｒ、 は前段トラン
ジスタ、Ｔｒ、は後段トツンｙスｐ、Ｂはペース端子、
Ｅはエミッタ端子、Ｃはコレクタ領域を示す。ここでダ
ーリントントランジスタの構成としては、通常トランジ
スタＴｒ％はＴｒ、よりも小出力のトランジスタとし、
ＦＷＤはトランジスタのコレクメ電流容鎗と同ｓ ｉ
ノ容量となるように設計される。またトランジスタＴｒ
１ のペース、エミッタ間及びトランジスｆｉＴｒ、（
Ｄペース、エミッタ間には°それぞれ抵抗Ｒ，，Ｒ，が
接続され、これらの抵抗はターリントントランジスタの
高温時でのコレクタ。
エミッタ間のもれ電流の増加、スイッチング速度の高速
化及びトランジスタの発振等を防止するための安定化抵
抗である。通常抵抗Ｒ，は１００Ω程度、また抵抗Ｒ３
は３０Ω程度以上の値に設定され、Ｒ１とＲ１の間にＲ
１≧Ｒ２の関係が望ましい。またＦＷＤは逆回復時間の
極めて短かい高速ダイオードとする必要があり、ダーリ
ントントランジスタと同一半導体基板内にモノリシック
につくるためには１通常ダイオード部分のみ絶縁膜を利
用して選択的に２イフタイムキラ−等を拡散し、トラン
ジスタ部分よりライフタイムを短くして高速ダイオード
として動作させる。
化及びトランジスタの発振等を防止するための安定化抵
抗である。通常抵抗Ｒ，は１００Ω程度、また抵抗Ｒ３
は３０Ω程度以上の値に設定され、Ｒ１とＲ１の間にＲ
１≧Ｒ２の関係が望ましい。またＦＷＤは逆回復時間の
極めて短かい高速ダイオードとする必要があり、ダーリ
ントントランジスタと同一半導体基板内にモノリシック
につくるためには１通常ダイオード部分のみ絶縁膜を利
用して選択的に２イフタイムキラ−等を拡散し、トラン
ジスタ部分よりライフタイムを短くして高速ダイオード
として動作させる。
第２図、第３図は従来の半導体装置の断面図であり、１
はコレクタ基板、２はペース領域、３はエミッタ領域、
４はアルミニウム電極、５はコレクタ電極、６は絶縁膜
、７はライフタイムキラー拡散領域である。第２図にお
いて安定化抵抗Ｒ，，Ｒ，は、Ｐ型ベース領域２を通し
てエミツメ電極Ｅとペース電極３間に形成され、その抵
抗値としては第２図から明らかなようにエミツメ頭域と
同一導電型の拡散分Ｍ、頭載の幅で変化する。またＩｉ
’ＷＤはトランジスタＴｒ。
はコレクタ基板、２はペース領域、３はエミッタ領域、
４はアルミニウム電極、５はコレクタ電極、６は絶縁膜
、７はライフタイムキラー拡散領域である。第２図にお
いて安定化抵抗Ｒ，，Ｒ，は、Ｐ型ベース領域２を通し
てエミツメ電極Ｅとペース電極３間に形成され、その抵
抗値としては第２図から明らかなようにエミツメ頭域と
同一導電型の拡散分Ｍ、頭載の幅で変化する。またＩｉ
’ＷＤはトランジスタＴｒ。
のエミッタ領域内に内蔵され、エミッタ領域を拡散形成
しないでペース領域の表面を露出させ、とノイーｙ−領
域とトランジスタＴｒ、 のエミッタ領域をアルミニ
ワムを極等で短絡することで、Ｆ’ Ｗ Ｄ カン−リ
ントントランジスタのコレクタ、エミッタ間に、ＦＷＤ
のカソード頭載がコレクタ側に、アノード領域がエミツ
メ側に等節約に接続さねたことになる。
しないでペース領域の表面を露出させ、とノイーｙ−領
域とトランジスタＴｒ、 のエミッタ領域をアルミニ
ワムを極等で短絡することで、Ｆ’ Ｗ Ｄ カン−リ
ントントランジスタのコレクタ、エミッタ間に、ＦＷＤ
のカソード頭載がコレクタ側に、アノード領域がエミツ
メ側に等節約に接続さねたことになる。
以上第２図においては、高速ダイオードとしてのＦＷＤ
はトランジスタＴｒ、 のエミッタ領域内部にあって
かつダイオード部分の面積を大きくしてそのダイオード
部分のみ絶縁膜等をマスクにしてライフタイムキラーを
拡散して少数キャリアのライフタイムを短かくシ、逆回
復時間の短かい高速ダイオードとしている。しかし欠点
として、ライフタイムキラーは拡散速度が非常に速く、
横方向においても広い領域％にエミツタより濃度の低い
ペース及びコレクタ領域の方が広く拡散されやすく、ト
ランジスタＴｒ。
はトランジスタＴｒ、 のエミッタ領域内部にあって
かつダイオード部分の面積を大きくしてそのダイオード
部分のみ絶縁膜等をマスクにしてライフタイムキラーを
拡散して少数キャリアのライフタイムを短かくシ、逆回
復時間の短かい高速ダイオードとしている。しかし欠点
として、ライフタイムキラーは拡散速度が非常に速く、
横方向においても広い領域％にエミツタより濃度の低い
ペース及びコレクタ領域の方が広く拡散されやすく、ト
ランジスタＴｒ。
側においてもその影１・を受け、ダイオード部に近接し
た部分のライフタイムか低下してしまい、トランジスタ
のコレクタ、エミッタ１ｉｌｌｔ圧ＶａＱａａｌ）
か増大し、ｈｙｉ＋が低下してしまう不都合が発生ずる
。
た部分のライフタイムか低下してしまい、トランジスタ
のコレクタ、エミッタ１ｉｌｌｔ圧ＶａＱａａｌ）
か増大し、ｈｙｉ＋が低下してしまう不都合が発生ずる
。
第３図の従来例のようにライフタイムキラーを拡散しな
くても、ダイオードのアノード領域に部分的にエミッタ
領域を形成し、これをアノード領域と短絡させるいわゆ
るアノードショート構造にして蓄積された電荷をすばや
く排出する方法も考えられるが、この方法は第２図のラ
イフタイムキラーを拡散する方法よりも高速ダイオード
が得られず、余りこのましくない。
くても、ダイオードのアノード領域に部分的にエミッタ
領域を形成し、これをアノード領域と短絡させるいわゆ
るアノードショート構造にして蓄積された電荷をすばや
く排出する方法も考えられるが、この方法は第２図のラ
イフタイムキラーを拡散する方法よりも高速ダイオード
が得られず、余りこのましくない。
ここで第４図を用い、ＦＷＤの必要性について第１図に
示すダーリントントランジスタを４個用いた直流モータ
を駆動するためのモーメトライブ回路で説明しておく。
示すダーリントントランジスタを４個用いた直流モータ
を駆動するためのモーメトライブ回路で説明しておく。
図においてＱ１〜Ｑ、 Ｉｔｉそれぞれフリーホイリン
グダイオードＦＷ１〜Ｉｉ’Ｗ、 を内蔵したターリ
ントントランジスタであり、Ｍは直流モータ、Ｌは励磁
巻線、Ｅは電源である。この直流モータＭの回転は、タ
ーリントントランジスタＱ、〜Ｑ４の各スイッチング期
間及び各位相を調整することにより制御されている。例
えば正転状態では、ターリントントランジスタＱ＝−Ｑ
４が共にオンして電流■、がトランソスタＱＩ−励磁巻
線Ｌ−モータＭ−トランジスタＱ、の図中実線矢印で示
す方向に流れ、これによって巻線りにエネルギーが蓄え
られ、その後トランジスタＱｌ 、Ｑ４のいずれか一
方がオフすると、巻線りに蓄えられたエネルギーにより
電流Ｉ、、Ｉ、が巻線り一モーメＭ−）ランジスタＱ、
−電源Ｅ−トランジスタＱ、のように図中１点鎖線の矢
印方向にそれぞれ流れる。ここでまずトランジスタＱ＋
、Ｑａが共にオンしていてモータＭが正方向に回転
１−でいるとする。次にトランジスタＱｔがオフ、Ｑ４
がオフになると、今まで流れていた電流はダイオードＦ
ＷＤ、−ＰＷＤ、を流れる。次に内びトランジスタＱ１
がオンすると、その直後トランジスタＱ１に流れ始めた
電流は巻線りに向かわずに、ＦＷＤ、の逆回復電流とし
て流れる。このためＦＷＤ、が回復するまでの間トラン
ジスタＱｔ には電圧Ｅの殆んどが加わり、大きな値の
電流が発生するので、これらダイオードＦＷＤ、の回復
時間が長いと、トランジスタＱ、がその安全動作領域か
らはずれて動作し、その結果トランジスタＱ、は破壊す
るに到る。そこでダイオードＦＷＤ、 へＦＷＤ。
グダイオードＦＷ１〜Ｉｉ’Ｗ、 を内蔵したターリ
ントントランジスタであり、Ｍは直流モータ、Ｌは励磁
巻線、Ｅは電源である。この直流モータＭの回転は、タ
ーリントントランジスタＱ、〜Ｑ４の各スイッチング期
間及び各位相を調整することにより制御されている。例
えば正転状態では、ターリントントランジスタＱ＝−Ｑ
４が共にオンして電流■、がトランソスタＱＩ−励磁巻
線Ｌ−モータＭ−トランジスタＱ、の図中実線矢印で示
す方向に流れ、これによって巻線りにエネルギーが蓄え
られ、その後トランジスタＱｌ 、Ｑ４のいずれか一
方がオフすると、巻線りに蓄えられたエネルギーにより
電流Ｉ、、Ｉ、が巻線り一モーメＭ−）ランジスタＱ、
−電源Ｅ−トランジスタＱ、のように図中１点鎖線の矢
印方向にそれぞれ流れる。ここでまずトランジスタＱ＋
、Ｑａが共にオンしていてモータＭが正方向に回転
１−でいるとする。次にトランジスタＱｔがオフ、Ｑ４
がオフになると、今まで流れていた電流はダイオードＦ
ＷＤ、−ＰＷＤ、を流れる。次に内びトランジスタＱ１
がオンすると、その直後トランジスタＱ１に流れ始めた
電流は巻線りに向かわずに、ＦＷＤ、の逆回復電流とし
て流れる。このためＦＷＤ、が回復するまでの間トラン
ジスタＱｔ には電圧Ｅの殆んどが加わり、大きな値の
電流が発生するので、これらダイオードＦＷＤ、の回復
時間が長いと、トランジスタＱ、がその安全動作領域か
らはずれて動作し、その結果トランジスタＱ、は破壊す
るに到る。そこでダイオードＦＷＤ、 へＦＷＤ。
としては一般に高速ダイオードが用いられており、ダイ
オードの逆回復時間は極めて短かい。
オードの逆回復時間は極めて短かい。
本発明においては、従来のダーリントントランジスタの
問題点が改良された選択的にライフタイムキラーを拡散
する形式のものであり、ダーリントントランジスタの後
段トランジスタの安定化抵抗（前記抵抗Ｒ８に対応）に
より、ダーリントントランジスタとＦＷＤ部分を分離さ
せ、それぞれの電気的特性を独立に制御することが可能
なモノリシックの半導体装置を提供するものである。
問題点が改良された選択的にライフタイムキラーを拡散
する形式のものであり、ダーリントントランジスタの後
段トランジスタの安定化抵抗（前記抵抗Ｒ８に対応）に
より、ダーリントントランジスタとＦＷＤ部分を分離さ
せ、それぞれの電気的特性を独立に制御することが可能
なモノリシックの半導体装置を提供するものである。
本発明は、単一の半導体基板内につくり込まれる前段、
後段トランジスタ、Ｌｉ’ＷＤソれツレの間に、エミッ
タ領域と同じ導電型を有する分離領域を拡散形成し、こ
の分離領域の直下の部分のベース領域を通してそれぞれ
前段、後段トランジスタの安定化抵抗（前記抵抗Ｒ，，
Ｒ。
後段トランジスタ、Ｌｉ’ＷＤソれツレの間に、エミッ
タ領域と同じ導電型を有する分離領域を拡散形成し、こ
の分離領域の直下の部分のベース領域を通してそれぞれ
前段、後段トランジスタの安定化抵抗（前記抵抗Ｒ，，
Ｒ。
に対応）とする。更に前記分離領域によって分割された
ＦＷＤ領域のみ、少数キャリアのライフタイムを低下さ
せるようにしたものである。
ＦＷＤ領域のみ、少数キャリアのライフタイムを低下さ
せるようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第５
図はＦ’ＷＤが内蔵された本発明の実施例に係わるシリ
コンメサ型ＮＰＮダーリントントランジスタの平面図、
第６図Ｆｉ第５図のＡ−Ａ線に沿う断面図であるが、こ
れは第２図のものと対応させた場合の例であるから、対
応個所には同一符号を用いかつ適宜ダッシュを付して説
明を省略し１％徴とする点の説明を行なう。
図はＦ’ＷＤが内蔵された本発明の実施例に係わるシリ
コンメサ型ＮＰＮダーリントントランジスタの平面図、
第６図Ｆｉ第５図のＡ−Ａ線に沿う断面図であるが、こ
れは第２図のものと対応させた場合の例であるから、対
応個所には同一符号を用いかつ適宜ダッシュを付して説
明を省略し１％徴とする点の説明を行なう。
本実施例の特徴は、単−半導体基体内に前段トランジス
メＴｒｉ、後段トランジスＪＴｒ、とＦＷＤがつくり込
まれ、それぞれの間にはエミッタ領域と同一導電型を有
し安定化抵抗Ｒ８゜Ｒ８をつくる分離用領域３ ｂ 、
、９ ｃが拡散形成されている。抵抗Ｒ，は、トラン
ジスタＴｒｌのエミッタ領域３ａとトランジスタＴｒ３
のベース領域をアルミニウム電極等で短絡させるととに
より、Ｐ型のペース領域２全通して形成される。同じよ
うに抵抗Ｒ１は、トランジスタＴｒ、のエミッタ領域３
とＦＷＤのアノード領域とを電気的に接続させておくこ
とにより形成できる。
メＴｒｉ、後段トランジスＪＴｒ、とＦＷＤがつくり込
まれ、それぞれの間にはエミッタ領域と同一導電型を有
し安定化抵抗Ｒ８゜Ｒ８をつくる分離用領域３ ｂ 、
、９ ｃが拡散形成されている。抵抗Ｒ，は、トラン
ジスタＴｒｌのエミッタ領域３ａとトランジスタＴｒ３
のベース領域をアルミニウム電極等で短絡させるととに
より、Ｐ型のペース領域２全通して形成される。同じよ
うに抵抗Ｒ１は、トランジスタＴｒ、のエミッタ領域３
とＦＷＤのアノード領域とを電気的に接続させておくこ
とにより形成できる。
７ａはライフタイムキラー拡散領域でおり、とのＦ’Ｗ
Ｄ部のみのライフタイムキラーの拡散方法は、従来の第
２図の場合と同じ方法により可能で、絶縁膜等によりト
ランジス／Ｔｒｌ 。
Ｄ部のみのライフタイムキラーの拡散方法は、従来の第
２図の場合と同じ方法により可能で、絶縁膜等によりト
ランジス／Ｔｒｌ 。
Ｔ ｒ ！ ％抵抗Ｒ，，Ｒ２の領域をマスク保護して
、 Ｅｉ’ＷＤ部のみライフタイムキラーを拡散する
ことにより、逆回復時間の短かい高速ダイオードが得ら
れる。ここでライフタイムの低下は抵抗Ｒ２の分離領域
直下まで影響するが、トランジスタＴｒ、側のライフタ
イムの低下はなく、トランジスタ側の電気的特性をぎせ
いにすることはない。また本発明においては、半導体装
置の製造工程を従来の工程より増すことなくかつ半導体
基板の面積も増すことなく、抵抗Ｒ８となる抵抗形成用
の分離領域を移動させるだけでよい。
、 Ｅｉ’ＷＤ部のみライフタイムキラーを拡散する
ことにより、逆回復時間の短かい高速ダイオードが得ら
れる。ここでライフタイムの低下は抵抗Ｒ２の分離領域
直下まで影響するが、トランジスタＴｒ、側のライフタ
イムの低下はなく、トランジスタ側の電気的特性をぎせ
いにすることはない。また本発明においては、半導体装
置の製造工程を従来の工程より増すことなくかつ半導体
基板の面積も増すことなく、抵抗Ｒ８となる抵抗形成用
の分離領域を移動させるだけでよい。
第７図は本発明の他の実施例であり、半導体装置の両面
から圧接により電極取り出しがなされるもので、エミッ
タ領域は凸状になっているいわゆるエミッタメサ構造の
シリコンメサ型ＮＰＮダーリントントランジスタの断面
図でおる。この場合各部はペース電極Ｂを中心に筒形状
となっている。
から圧接により電極取り出しがなされるもので、エミッ
タ領域は凸状になっているいわゆるエミッタメサ構造の
シリコンメサ型ＮＰＮダーリントントランジスタの断面
図でおる。この場合各部はペース電極Ｂを中心に筒形状
となっている。
なお本発明は上記実施例のみに限られること０
なく種々の応用が可能でおる。例えば実施例ではＮＰＮ
ダーリントントランジスタについて説明したが、ＰＮＰ
／−リントントランジスタやサイリスタ等にも適用可能
である。
ダーリントントランジスタについて説明したが、ＰＮＰ
／−リントントランジスタやサイリスタ等にも適用可能
である。
以上説明した如く本発明によれば、前段トランジスタと
後段トランジスタの領域間及び後段トランジスタの領域
と高速フリーホイリングダイオードの領域間には、これ
らの間を分離するように抵抗形成用の拡散領域を設けた
ため、それぞれの電気的特性を独立に制御することが可
能となるものである。
後段トランジスタの領域間及び後段トランジスタの領域
と高速フリーホイリングダイオードの領域間には、これ
らの間を分離するように抵抗形成用の拡散領域を設けた
ため、それぞれの電気的特性を独立に制御することが可
能となるものである。
第１図はＦＷＤ付ダーリントントランジスタの等価回路
図、第２図、第３図は従来の半導体装置の断面図、第４
図はＦＷＤ付ダーリントントランソスメで制御されるモ
ーメ回路図、第５図は本発明の一実施例の平面図、第６
図は第５図のＡ−Ａ線に沿う断面図、第７図は本発明の
他の実施例の断面図である。 １ １・・・コレクメ基板、２・・・ペース領域、、？。 ３ａ・・・エミツメ領域１．？ｂ、３ｃ・・・分離用拡
散飴域、４・・・アルミニウム電極、７ａ・・・ライツ
メイムキラー拡散領域、Ｔ ｒ １ 。Ｔｒ、−トラ
ンジスタ、ＦＷＤ・・・フリーホイリングダイオード、
Ｒ，、Ｒ，・・・安定化抵抗。 出願人代理人 弁理士 鈴 江 武 彦２ ヘ ー２【 第４図 第５図 第６図
図、第２図、第３図は従来の半導体装置の断面図、第４
図はＦＷＤ付ダーリントントランソスメで制御されるモ
ーメ回路図、第５図は本発明の一実施例の平面図、第６
図は第５図のＡ−Ａ線に沿う断面図、第７図は本発明の
他の実施例の断面図である。 １ １・・・コレクメ基板、２・・・ペース領域、、？。 ３ａ・・・エミツメ領域１．？ｂ、３ｃ・・・分離用拡
散飴域、４・・・アルミニウム電極、７ａ・・・ライツ
メイムキラー拡散領域、Ｔ ｒ １ 。Ｔｒ、−トラ
ンジスタ、ＦＷＤ・・・フリーホイリングダイオード、
Ｒ，、Ｒ，・・・安定化抵抗。 出願人代理人 弁理士 鈴 江 武 彦２ ヘ ー２【 第４図 第５図 第６図
Claims (1)
- コレクタ領域と々る第１導電型の半導体基板に第２導電
型を有するペース領域を形成し、前記ペース領域に前段
及び後段トランジスタ用の第１導電型エミツタ伽域を形
成すると共に前記コレクタ領域とペース領域で高速７リ
ーホイリン！ ／イオードを形成し、前記各トランジス
タの領域をダーリントン接続し、このダーリントントラ
ンジスタのコレクタ、エミッタ間に前記７リーホイリン
グダイオード領域を接続し、前記前段トランジスタの領
域と後段トランジスタの領域間及び後段トランジスタの
領域と高速７リーホイリングダイオードの領域間には、
これらの間を分離するように第１導電型を有する抵抗形
成用の拡散領域を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081970A JPS59207654A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081970A JPS59207654A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207654A true JPS59207654A (ja) | 1984-11-24 |
Family
ID=13761348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081970A Pending JPS59207654A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207654A (ja) |
-
1983
- 1983-05-11 JP JP58081970A patent/JPS59207654A/ja active Pending
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