JPS6255729B2 - - Google Patents
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- Publication number
- JPS6255729B2 JPS6255729B2 JP56127736A JP12773681A JPS6255729B2 JP S6255729 B2 JPS6255729 B2 JP S6255729B2 JP 56127736 A JP56127736 A JP 56127736A JP 12773681 A JP12773681 A JP 12773681A JP S6255729 B2 JPS6255729 B2 JP S6255729B2
- Authority
- JP
- Japan
- Prior art keywords
- main terminal
- thyristor
- semiconductor switch
- variable impedance
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
Landscapes
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明はサイリスタ等を用いた交換機通話路等
における半導体スイツチに関し、特にオフ電圧上
昇率耐量（以下dv／dt耐量と略記する。）を改善
した半導体スイツチに関するものである。
における半導体スイツチに関し、特にオフ電圧上
昇率耐量（以下dv／dt耐量と略記する。）を改善
した半導体スイツチに関するものである。
従来のdv／dt特性を改善した半導体スイツチ
回路を第１図に示す。第１図において１ａ，１ｂ
は主スイツチの入出力端子、２は制御信号入力端
子、３は変位電流を可変インピーダンス回路４に
供給するためのコンデンサ、５はpnpn構造を有
するサイリスタの如く構成されている。第１図に
おいて、主スイツチ端子１ａに急激な電位変動が
あつた場合、過渡電流がコンデンサ３を通り、可
変インピーダンス回路４を駆動し、サイリスタ５
のゲート―カソード間を低電圧にクランプし、誤
動作を防止できるが、主スイツチ端子１ａに比較
的遅い電位変動があつた場合には、コンデンサ３
が極めて大きくない限り可変インピーダンス回路
４を駆動できない欠点があり、このため集積化が
困難である欠点があつた。
回路を第１図に示す。第１図において１ａ，１ｂ
は主スイツチの入出力端子、２は制御信号入力端
子、３は変位電流を可変インピーダンス回路４に
供給するためのコンデンサ、５はpnpn構造を有
するサイリスタの如く構成されている。第１図に
おいて、主スイツチ端子１ａに急激な電位変動が
あつた場合、過渡電流がコンデンサ３を通り、可
変インピーダンス回路４を駆動し、サイリスタ５
のゲート―カソード間を低電圧にクランプし、誤
動作を防止できるが、主スイツチ端子１ａに比較
的遅い電位変動があつた場合には、コンデンサ３
が極めて大きくない限り可変インピーダンス回路
４を駆動できない欠点があり、このため集積化が
困難である欠点があつた。
本発明は、交換機通話路等に用いる半導体スイ
ツチ駆動回路中に、これと無関係に動作する可変
インピーダンス回路を付加した回路に於て、アク
テイブ素子を用いた回路構成による過渡電流検出
回路を更に付加すると共にこの過渡電流検出回路
の入出力端を耐圧及び動作とも双方向化すること
によりdv／dtによる誤動作を確実に防止すると
共に集積回路化が可能な半導体スイツチを得たこ
とを特徴とするものであり、以下実施例に従い詳
細に説明する。
ツチ駆動回路中に、これと無関係に動作する可変
インピーダンス回路を付加した回路に於て、アク
テイブ素子を用いた回路構成による過渡電流検出
回路を更に付加すると共にこの過渡電流検出回路
の入出力端を耐圧及び動作とも双方向化すること
によりdv／dtによる誤動作を確実に防止すると
共に集積回路化が可能な半導体スイツチを得たこ
とを特徴とするものであり、以下実施例に従い詳
細に説明する。
第２図は本発明の実施例であつて、６ａは第１
主端子、６ｂは第２主端子、７，８は駆動端子、
９はサイリスタである。１０はトランジスタ、１
１は抵抗であつて前記サイリスタ９のゲート―カ
ソード間に接続されて一方の可変インピーダンス
回路を構成している。９ａはサイリスタであつ
て、サイリスタ９と逆極性で第１主端子６ａと第
２主端子６ｂ間に接続されている。１０ａはトラ
ンジスタ、１１ａは抵抗であつて、前記サイリス
タ９ａのゲート―カソード間に接続されてもう１
つの可変インピーダンス回路を構成している。
又、ダイオード１７及び１７ａは前記可変インピ
ーダンス回路を成す各トランジスタ１０及び１０
ａのベース―エミツタ間に接続されている。更に
前記各サイリスタ９及び９ａの各ゲートはそれぞ
れダイオード１５及び１５ａを介し、トランジス
タ１６から成る駆動回路に接続されている。この
発明に於ける特徴的な構成の１つは、過渡電流検
出回路の一方の入出力端１３が、もう１つの可変
インピーダンス回路を成すトランジスタ１０ａの
ベースに接続されている点である。
主端子、６ｂは第２主端子、７，８は駆動端子、
９はサイリスタである。１０はトランジスタ、１
１は抵抗であつて前記サイリスタ９のゲート―カ
ソード間に接続されて一方の可変インピーダンス
回路を構成している。９ａはサイリスタであつ
て、サイリスタ９と逆極性で第１主端子６ａと第
２主端子６ｂ間に接続されている。１０ａはトラ
ンジスタ、１１ａは抵抗であつて、前記サイリス
タ９ａのゲート―カソード間に接続されてもう１
つの可変インピーダンス回路を構成している。
又、ダイオード１７及び１７ａは前記可変インピ
ーダンス回路を成す各トランジスタ１０及び１０
ａのベース―エミツタ間に接続されている。更に
前記各サイリスタ９及び９ａの各ゲートはそれぞ
れダイオード１５及び１５ａを介し、トランジス
タ１６から成る駆動回路に接続されている。この
発明に於ける特徴的な構成の１つは、過渡電流検
出回路の一方の入出力端１３が、もう１つの可変
インピーダンス回路を成すトランジスタ１０ａの
ベースに接続されている点である。
さて本発明の過渡電流検出回路を有する半導体
スイツチの動作を説明すると、第１主端子６ａと
第２主端子６ｂ間に電源を接続し、駆動端子７，
８からトランジスタ１６を順バイアスすると、ダ
イオード１５又は１５ａを通してサイリスタ９、
又は９ａのゲートを駆動し、サイリスタ９又は９
ａを導通させる訳であるが、サイリスタ９又は９
ａが動作状態にない時に第１主端子６ａに正の又
は第２主端子６ｂに負の急激な電位変動があつた
場合、過渡電流は６ａ→１７ａ（これが付加され
ていない場合は１０ａのエミツタ―ベース間）→
１２のルートで流れ、トランジスタ１０を駆動
し、第２主端子６ｂに至る。
スイツチの動作を説明すると、第１主端子６ａと
第２主端子６ｂ間に電源を接続し、駆動端子７，
８からトランジスタ１６を順バイアスすると、ダ
イオード１５又は１５ａを通してサイリスタ９、
又は９ａのゲートを駆動し、サイリスタ９又は９
ａを導通させる訳であるが、サイリスタ９又は９
ａが動作状態にない時に第１主端子６ａに正の又
は第２主端子６ｂに負の急激な電位変動があつた
場合、過渡電流は６ａ→１７ａ（これが付加され
ていない場合は１０ａのエミツタ―ベース間）→
１２のルートで流れ、トランジスタ１０を駆動
し、第２主端子６ｂに至る。
又第１主端子６ａに負の或は第２主端子６ｂに
正の急激な電位変動があつた場合、過渡電流は６
ｂ→１７（これがない場合は１０のエミツタ―ベ
ース間）→１２のルートで流れトランジスタ１０
ａを駆動し、第１主端子６ａに至る。
正の急激な電位変動があつた場合、過渡電流は６
ｂ→１７（これがない場合は１０のエミツタ―ベ
ース間）→１２のルートで流れトランジスタ１０
ａを駆動し、第１主端子６ａに至る。
この時、いずれの場合も過渡電流はトランジス
タ１２によつて増幅され、より大きな電流を得
る。その結果サイリスタ９又は９ａのゲート―カ
ソード間をトランジスタ１０又は１０ａのコレク
タ―エミツタ間電圧にクランプし、サイリスタ
９，９ａいずれの誤動作も防止し得る。
タ１２によつて増幅され、より大きな電流を得
る。その結果サイリスタ９又は９ａのゲート―カ
ソード間をトランジスタ１０又は１０ａのコレク
タ―エミツタ間電圧にクランプし、サイリスタ
９，９ａいずれの誤動作も防止し得る。
以上説明した様に、本発明半導体スイツチは、
サイリスタ９或は９ａに対して急激な電位変動が
生じた場合でも、又その変化があまり遠くない場
合でも過渡電流検出回路が可変インピーダンス回
路を確実に作動させdv／dtによる誤動作を防止
することができる。
サイリスタ９或は９ａに対して急激な電位変動が
生じた場合でも、又その変化があまり遠くない場
合でも過渡電流検出回路が可変インピーダンス回
路を確実に作動させdv／dtによる誤動作を防止
することができる。
又、本発明の半導体スイツチに於ける過渡電流
検出回路は入出力端が同一構成である為双方向動
作が実現できることから、２個のサイリスタを相
互に逆極性で接続して成る双方向半導体スイツチ
に於ては、単方向半導体スイツチと同様に１つの
過渡電流回路が共用でき、部品点数の低減と共
に、この種スイツチを複数個用いてアレイを構成
する場合、高集積化が実現できる。
検出回路は入出力端が同一構成である為双方向動
作が実現できることから、２個のサイリスタを相
互に逆極性で接続して成る双方向半導体スイツチ
に於ては、単方向半導体スイツチと同様に１つの
過渡電流回路が共用でき、部品点数の低減と共
に、この種スイツチを複数個用いてアレイを構成
する場合、高集積化が実現できる。
第１図は従来のdv／dt特性を改善した半導体
スイツチ回路図例、第２図は本発明の一実施例の
回路図。 ６ａ…第１主端子、６ｂ…第２主端子、７，８
…制御端子、９，９ａ…サイリスタ、１０，１０
ａ，１２，１６…トランジスタ、１１，１１ａ…
抵抗、１３，１４…入出力端子、１５，１５ａ，
１７，１７ａ…ダイオード。
スイツチ回路図例、第２図は本発明の一実施例の
回路図。 ６ａ…第１主端子、６ｂ…第２主端子、７，８
…制御端子、９，９ａ…サイリスタ、１０，１０
ａ，１２，１６…トランジスタ、１１，１１ａ…
抵抗、１３，１４…入出力端子、１５，１５ａ，
１７，１７ａ…ダイオード。
Claims (1)
- １ 第１主端子と第２主端子間にPNPN構造の１
対のサイリスタを逆極性で並列接続し、前記第２
主端子と前記１対のサイリスタのゲートとの間
に、エミツタ―コレクタ間に抵抗を接続したトラ
ンジスタから成る１対の可変インピーダンス回路
を各サイリスタの順バイアスされるPN接合が短
絡されるように接続して成る半導体スイツチに於
て、前記可変インピーダンス回路のトランジスタ
の各各のベース間に、ベースを開放した双方向耐
圧を有するPNP型トランジスタで構成される過渡
電流検出回路を接続した事を特徴とする半導体ス
イツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12773681A JPS5757030A (en) | 1981-08-17 | 1981-08-17 | Semiconductor switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12773681A JPS5757030A (en) | 1981-08-17 | 1981-08-17 | Semiconductor switch |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52002943A Division JPS5923134B2 (ja) | 1977-01-17 | 1977-01-17 | 半導体スイツチ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP616587A Division JPS6326023A (ja) | 1987-01-16 | 1987-01-16 | 半導体スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5757030A JPS5757030A (en) | 1982-04-06 |
| JPS6255729B2 true JPS6255729B2 (ja) | 1987-11-20 |
Family
ID=14967406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12773681A Granted JPS5757030A (en) | 1981-08-17 | 1981-08-17 | Semiconductor switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5757030A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814777B2 (ja) * | 1975-10-01 | 1983-03-22 | 株式会社日立製作所 | ハンドウタイスイツチ |
-
1981
- 1981-08-17 JP JP12773681A patent/JPS5757030A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5757030A (en) | 1982-04-06 |
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