JPS5921177B2 - 接合型電界効果半導体装置およびその製造方法 - Google Patents
接合型電界効果半導体装置およびその製造方法Info
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- JPS5921177B2 JPS5921177B2 JP53056290A JP5629078A JPS5921177B2 JP S5921177 B2 JPS5921177 B2 JP S5921177B2 JP 53056290 A JP53056290 A JP 53056290A JP 5629078 A JP5629078 A JP 5629078A JP S5921177 B2 JPS5921177 B2 JP S5921177B2
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は接合型電界効果半導体装置およびその製造方法
に関する。
に関する。
接合型電界効果半導体装置は入力インピーダンスが大き
い利点、雑音特性が優れている利点および入出力特性の
非直線性が少ない利点等を有しており、増巾器の初段に
良く用いられる。
い利点、雑音特性が優れている利点および入出力特性の
非直線性が少ない利点等を有しており、増巾器の初段に
良く用いられる。
しかし初段では静電サージ等の異常サージを受け易く、
サージ耐圧を大きくすることが要求される。サージ耐圧
を大きくする方法として第１図および第２図に示す様に
接合型電界効果半導体素子（以下Ｊ−ＦＥＴと略す）の
ドレインあるいはソースに直列に抵抗を挿入されること
が知られている。
サージ耐圧を大きくすることが要求される。サージ耐圧
を大きくする方法として第１図および第２図に示す様に
接合型電界効果半導体素子（以下Ｊ−ＦＥＴと略す）の
ドレインあるいはソースに直列に抵抗を挿入されること
が知られている。
小型化のために斯るＪ−ＦＥＴと抵抗とを１チツプに集
積されることが望まれており、第３図に従来方法に依る
１チツプ構造を示す。従来方法に依る接合型電界効果半
導体装置はＰ＋型の半導体基板１と基板１上に設けられ
たＮ型のエピタキシヤル層２とエピタキシヤル層２を貫
通するＰ＋型の分離領域３と基板１と分離領域３により
囲まれエピタキシヤル層２で形成される島領域４および
抵抗領域５と島領域４に形成されたＪ−ＦＥＴ６とを備
え、Ｊ−ＦＥＴ６のソースあるいはドレインに直列に抵
抗領域５で形成される抵抗を接続して構成される。
積されることが望まれており、第３図に従来方法に依る
１チツプ構造を示す。従来方法に依る接合型電界効果半
導体装置はＰ＋型の半導体基板１と基板１上に設けられ
たＮ型のエピタキシヤル層２とエピタキシヤル層２を貫
通するＰ＋型の分離領域３と基板１と分離領域３により
囲まれエピタキシヤル層２で形成される島領域４および
抵抗領域５と島領域４に形成されたＪ−ＦＥＴ６とを備
え、Ｊ−ＦＥＴ６のソースあるいはドレインに直列に抵
抗領域５で形成される抵抗を接続して構成される。
Ｊ−ＦＥＴ６は周知の如く分離領域３と拡散により重畳
し接続されたゲート領域７と島領域４のエピタキシヤル
層２の両端に形成されたソースおよびドレインコンタク
ト８，９より形成され、抵抗領域５はその両端に設けた
コンタクトト１０，１０により抵抗の取り出しを行つて
いる。斯上した構造の接合型電界効果半導体装置ではエ
ピタキシヤル層２の厚みは主にＪ−ＦＥＴ６の特性を決
定するので２．５μと薄くならざるを得ない。
し接続されたゲート領域７と島領域４のエピタキシヤル
層２の両端に形成されたソースおよびドレインコンタク
ト８，９より形成され、抵抗領域５はその両端に設けた
コンタクトト１０，１０により抵抗の取り出しを行つて
いる。斯上した構造の接合型電界効果半導体装置ではエ
ピタキシヤル層２の厚みは主にＪ−ＦＥＴ６の特性を決
定するので２．５μと薄くならざるを得ない。
従つてＪ−ＦＥＴ６のソースまたはドレインに接続され
た抵抗に異常サージが印加されると構造上抵抗領域５か
ら基板１を通り、Ｊ−ＦＥＴ６のゲートあるいはソース
に抜ける危惧がある。実験的に１０００ＰＦのコンデン
サーに充電した電荷をドレインソース間に接続したとき
斯る構造の接合型電界効果半導体装置は１００Ｖ〜４０
０しか耐えられない。本発明は斯点に鑑みてなされ、従
来の欠点を大巾に改良した接合型電界効果半導体装置お
よびその製造方法を提供するものであり、第４図乃至第
８図を参照して本発明の一実施例を詳述する。
た抵抗に異常サージが印加されると構造上抵抗領域５か
ら基板１を通り、Ｊ−ＦＥＴ６のゲートあるいはソース
に抜ける危惧がある。実験的に１０００ＰＦのコンデン
サーに充電した電荷をドレインソース間に接続したとき
斯る構造の接合型電界効果半導体装置は１００Ｖ〜４０
０しか耐えられない。本発明は斯点に鑑みてなされ、従
来の欠点を大巾に改良した接合型電界効果半導体装置お
よびその製造方法を提供するものであり、第４図乃至第
８図を参照して本発明の一実施例を詳述する。
本発明に依る接合型電界効果半導体装置は第４図に示す
如くＰ＋型のシリコン半導体基板１１と基板１１上に順
次積層されたＮ型の第１および第２のエピタキシヤル層
１２，１３と第１のエピタキシヤル層１２を貫通し基板
１１に達する選択拡散されたＰ＋型の基板領域１４と第
２のエピタキシヤル層１３を貫通し基板領域１４と接続
する選択拡散されたＰ＋型の分離領域１５とこの分離領
域１５と基板領域１４で完全に囲まれた第２のエピタキ
シヤル層１３で形成される島領域１６と島領域１６に形
成されるＪ−ＦＥＴｌ７と第１および第２のエピタキシ
ヤル層１２，１３で形成され基板１１基板領域１４およ
び分離領域１５で完全に囲まれた抵抗領域１８とを備え
、Ｊ−ＦＥＴｌ７のソースまたはドレインに直列に抵抗
領域１８で形成される抵抗を接続して構成される。Ｊ−
ＦＥＴｌ７は従来と同様にＰ＋型のゲート領域１９と島
領域１６のゲート領域１９をはさんで両端に形成された
Ｎ＋型のソースコンタクト２０およびドレインコンタク
ト２１より形成され、抵抗領域１８の両端にもＮ＋型の
コンタクト２２，２２が形成されている。本発明の特徴
は第１のエピタキシヤル層１２にある。
如くＰ＋型のシリコン半導体基板１１と基板１１上に順
次積層されたＮ型の第１および第２のエピタキシヤル層
１２，１３と第１のエピタキシヤル層１２を貫通し基板
１１に達する選択拡散されたＰ＋型の基板領域１４と第
２のエピタキシヤル層１３を貫通し基板領域１４と接続
する選択拡散されたＰ＋型の分離領域１５とこの分離領
域１５と基板領域１４で完全に囲まれた第２のエピタキ
シヤル層１３で形成される島領域１６と島領域１６に形
成されるＪ−ＦＥＴｌ７と第１および第２のエピタキシ
ヤル層１２，１３で形成され基板１１基板領域１４およ
び分離領域１５で完全に囲まれた抵抗領域１８とを備え
、Ｊ−ＦＥＴｌ７のソースまたはドレインに直列に抵抗
領域１８で形成される抵抗を接続して構成される。Ｊ−
ＦＥＴｌ７は従来と同様にＰ＋型のゲート領域１９と島
領域１６のゲート領域１９をはさんで両端に形成された
Ｎ＋型のソースコンタクト２０およびドレインコンタク
ト２１より形成され、抵抗領域１８の両端にもＮ＋型の
コンタクト２２，２２が形成されている。本発明の特徴
は第１のエピタキシヤル層１２にある。
第１のエピタキシヤル層１２を７μと厚くし、Ｊ−ＦＥ
Ｔｌ７の形成される第２のエピタキシヤル層１３を従来
と同じ２．５μに形成している。従つてＪ−ＦＥＴｌ７
は従来と同一構造で同一特性のものが島領域１６に形成
でき且つ抵抗領域１８は第１のエピタキシヤル層１２の
厚み７μが加えられるために基板１１方向への抵抗値が
増大する。この結果抵抗領域１８に印加される異常サー
ジは基板１１に抜けにくくなりサージ耐圧を改善できる
。実験的に１０００ＰＦのコンデンサーに充電した電荷
をドレインソース間に接続したとき本発明のものは１．
２ｋ〜２．０ｋに耐えることができる。次に本発明の製
造方法について詳述する。
Ｔｌ７の形成される第２のエピタキシヤル層１３を従来
と同じ２．５μに形成している。従つてＪ−ＦＥＴｌ７
は従来と同一構造で同一特性のものが島領域１６に形成
でき且つ抵抗領域１８は第１のエピタキシヤル層１２の
厚み７μが加えられるために基板１１方向への抵抗値が
増大する。この結果抵抗領域１８に印加される異常サー
ジは基板１１に抜けにくくなりサージ耐圧を改善できる
。実験的に１０００ＰＦのコンデンサーに充電した電荷
をドレインソース間に接続したとき本発明のものは１．
２ｋ〜２．０ｋに耐えることができる。次に本発明の製
造方法について詳述する。
まずＰ＋型のシリコン半導体基板１１を準備し、第５図
に示す如く基板１１上にＮ型の第１のエピタキシヤル層
１２を成長する。
に示す如く基板１１上にＮ型の第１のエピタキシヤル層
１２を成長する。
この第１のエピタキシヤル層１２は比抵抗を３０Ω礪以
上と高く設定し厚み７μに形成される。この第１のエピ
タキシヤル層１２の比抵抗と厚みの選択により任意のサ
ージ耐圧を得ることができる。次に第１のエピタキシヤ
ル層１２表面にシリコン酸化膜２３を形成し、予定の抵
抗領域１８となる部分上のみ酸化膜２３を残して他をす
べてエツチング除去し、第６図に示す如くボロンを第１
のエピタキシヤル層１２を貫通して拡散しＰ＋型の基板
領域１４を形成する。
上と高く設定し厚み７μに形成される。この第１のエピ
タキシヤル層１２の比抵抗と厚みの選択により任意のサ
ージ耐圧を得ることができる。次に第１のエピタキシヤ
ル層１２表面にシリコン酸化膜２３を形成し、予定の抵
抗領域１８となる部分上のみ酸化膜２３を残して他をす
べてエツチング除去し、第６図に示す如くボロンを第１
のエピタキシヤル層１２を貫通して拡散しＰ＋型の基板
領域１４を形成する。
本拡散は１０４０℃で３０分間デポジシヨンした後１１
００℃で４時間ドライブインを行うことにより達成され
る。続いて残つた酸化膜２３を除去した後第７図に示す
如くＮ型の第２のエピタキシヤル層１３を成長する。第
２のエピタキシヤル層１３は層抵抗２０００Ωで厚み２
．５μに形成される。然る後第８図に示す如くボロンを
第２のエピタキシヤル層１３を貫通して拡散し分離領域
１５を形成する。
００℃で４時間ドライブインを行うことにより達成され
る。続いて残つた酸化膜２３を除去した後第７図に示す
如くＮ型の第２のエピタキシヤル層１３を成長する。第
２のエピタキシヤル層１３は層抵抗２０００Ωで厚み２
．５μに形成される。然る後第８図に示す如くボロンを
第２のエピタキシヤル層１３を貫通して拡散し分離領域
１５を形成する。
分離領域１５は第２のエピタキシヤル層１３表面に形成
したシリコン酸化膜（図示せず）を利用して選択拡散し
て形成され、島領域１６および抵抗領域１８となる部分
以外の第２のエピタキシヤル層１３に拡散され前述した
基板領域１４と連結される。従つて島領域１６は分離領
域１５と基板領域１４とで完全に囲まれ、抵抗領域１８
は第１および第２のエピタキシヤル層１２，１３の予定
の部分を連結して形成され基板１１基板領域１４および
分離領域１５とで完全に囲まれる。最後に島領域１６に
は従来と同様にＪ−ＦＥＴｌ７が形成される。Ｊ−ＦＥ
Ｔｌ７は島領域１６の中央にその両端を分離領域１５と
重畳させてＰ＋型のゲート領域１９が拡散され、ゲート
領域１９をはさんで島領域１６の両端にＮ＋型のソース
コンタクト２０およびドレインコンタクト２１を拡散し
同時に抵抗領域１８の両端にもコンタタト２２，２２を
形成する。更に第４図に示す如く各コンタクトに電極付
けを行い、同時にＪ−ＦＥＴｌ７のソースあるいはドレ
インと抵抗領域１８とを直列に配線して完成する。本発
明方法に依れば、第１のエピタキシヤル層１２の比抵抗
および厚みをコントロールすることにより任意のサージ
耐圧が得られる利点があり、また島領域１６下の第１の
エピタキシヤル層１２は基板領域１４を形成するため島
領域１６には従来と同一の製法でＪ−ＦＥＴｌ７を形成
できる利点を有する。
したシリコン酸化膜（図示せず）を利用して選択拡散し
て形成され、島領域１６および抵抗領域１８となる部分
以外の第２のエピタキシヤル層１３に拡散され前述した
基板領域１４と連結される。従つて島領域１６は分離領
域１５と基板領域１４とで完全に囲まれ、抵抗領域１８
は第１および第２のエピタキシヤル層１２，１３の予定
の部分を連結して形成され基板１１基板領域１４および
分離領域１５とで完全に囲まれる。最後に島領域１６に
は従来と同様にＪ−ＦＥＴｌ７が形成される。Ｊ−ＦＥ
Ｔｌ７は島領域１６の中央にその両端を分離領域１５と
重畳させてＰ＋型のゲート領域１９が拡散され、ゲート
領域１９をはさんで島領域１６の両端にＮ＋型のソース
コンタクト２０およびドレインコンタクト２１を拡散し
同時に抵抗領域１８の両端にもコンタタト２２，２２を
形成する。更に第４図に示す如く各コンタクトに電極付
けを行い、同時にＪ−ＦＥＴｌ７のソースあるいはドレ
インと抵抗領域１８とを直列に配線して完成する。本発
明方法に依れば、第１のエピタキシヤル層１２の比抵抗
および厚みをコントロールすることにより任意のサージ
耐圧が得られる利点があり、また島領域１６下の第１の
エピタキシヤル層１２は基板領域１４を形成するため島
領域１６には従来と同一の製法でＪ−ＦＥＴｌ７を形成
できる利点を有する。
以上に詳述した如く本発明はサージ耐圧をかせぐ抵抗を
１チツプに集積化でき且つサージ耐圧を向上できる有益
なものである。
１チツプに集積化でき且つサージ耐圧を向上できる有益
なものである。
第１図および第２図は保護抵抗を接続したＪＦＥＴを説
明する回路図、第３図は従来方法に依る接合型電界効果
半導体装置を説明する断面図、第４図乃至第８図は本発
明に依る接合型電界効果半導体装置とその製造方法を説
明する断面図である。 主な図番の説明、１１は半導体基板、１２は第１のエピ
タキシヤル層、１３は第２のエピタキシヤル層、１４は
基板領域、１５は分離領域、１６は島領域、１７はＪ−
ＦＥＴｌｌ８は抵抗領域である。
明する回路図、第３図は従来方法に依る接合型電界効果
半導体装置を説明する断面図、第４図乃至第８図は本発
明に依る接合型電界効果半導体装置とその製造方法を説
明する断面図である。 主な図番の説明、１１は半導体基板、１２は第１のエピ
タキシヤル層、１３は第２のエピタキシヤル層、１４は
基板領域、１５は分離領域、１６は島領域、１７はＪ−
ＦＥＴｌｌ８は抵抗領域である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型で高不純物濃度の半導体基板と該基板上に
積層され且つ所望のサージ耐圧を得られるように厚く形
成された逆導電型の第１エピタキシャル層と該第１エピ
タキシャル層上に積層され且つ接合型半導体電界効果半
導体素子の所望の特性を得られる様に薄く形成された逆
導電型の第２エピタキシャル層と前記第１のエピタキシ
ャル層を貫通する選択的に設けられた一導電型で高不純
物濃度の基板領域と前記第２のエピタキシャル層を貫通
し選択的に設けられた前記基板領域と接続する一導電型
で高不純物濃度の分離領域と該分離領域と前記基板領域
で囲まれた前記第２のエピタキシャル層で形成された島
領域と該島領域に形成された前記接合型電界効果半導体
素子と前記第１および第２のエピタキシャル層で形成さ
れ前記基板と前記基板領域と前記分離領域とで囲まれた
抵抗領域とを具備し、前記接合型電界効果半導体素子に
前記抵抗領域で形成される抵抗を接続し異常サージより
保護することを特徴とする接合型電界効果半導体装置。 ２ 一導電型の半導体基板上に逆導電型の第１のエピタ
キシャル層を所望のサージ耐圧を得られるように厚く成
長し、該第１のエピタキシャル層に予定の抵抗領域とな
る部分を除いて一導電型で高不純物濃度の基板領域を前
記第１のエピタキシャル層を貫通して拡散形成し、前記
第１のエピタキシャル層上に逆導電型の第２のエピタキ
シャル層を接合型電界効果半導体素子の所望の特性が得
られるように薄く成長し、前記第２のエピタキシャル層
を貫通する一導電型で高不純物濃度の分離領域を選択拡
散し前記基板領域と前記分離領域で囲まれた島領域と前
記第１のエピタキシャル層の予定の抵抗領域となる部分
と連結され前記基板と前記基板領域および前記分離領域
で囲まれた前記第１および第２のエピタキシャル層で形
成された抵抗領域とを形成し、前記島領域に前記接合型
電界効果半導体素子を形成し前記接合型電界効果半導体
素子と前記抵抗領域とを電極で接続することを特徴とし
た接合型電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53056290A JPS5921177B2 (ja) | 1978-05-10 | 1978-05-10 | 接合型電界効果半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53056290A JPS5921177B2 (ja) | 1978-05-10 | 1978-05-10 | 接合型電界効果半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54146977A JPS54146977A (en) | 1979-11-16 |
| JPS5921177B2 true JPS5921177B2 (ja) | 1984-05-18 |
Family
ID=13022959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53056290A Expired JPS5921177B2 (ja) | 1978-05-10 | 1978-05-10 | 接合型電界効果半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921177B2 (ja) |
-
1978
- 1978-05-10 JP JP53056290A patent/JPS5921177B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54146977A (en) | 1979-11-16 |
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