JPS59213083A - メモリ書込方法 - Google Patents
メモリ書込方法Info
- Publication number
- JPS59213083A JPS59213083A JP8705583A JP8705583A JPS59213083A JP S59213083 A JPS59213083 A JP S59213083A JP 8705583 A JP8705583 A JP 8705583A JP 8705583 A JP8705583 A JP 8705583A JP S59213083 A JPS59213083 A JP S59213083A
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- JP
- Japan
- Prior art keywords
- data
- input
- memory
- write enable
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 241000257303 Hymenoptera Species 0.000 description 1
- 102100030551 Protein MEMO1 Human genes 0.000 description 1
- 101710176845 Protein MEMO1 Proteins 0.000 description 1
- MKUXAQIIEYXACX-UHFFFAOYSA-N aciclovir Chemical group N1C(N)=NC(=O)C2=C1N(COCCO)C=N2 MKUXAQIIEYXACX-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はメモリ書込方法に関する。
Ｃ口）従来技術
現在、メモリ内において重ね書きを行なう際には斯るメ
モリ内のビットデータ全バイトもしくはワード単位で読
み出し、斯るビットデータと重ね書きすべき、入力デー
タとを論理和演算し、その後斯る演算結果を上記メモリ
内の所定位置に書き込んでいる。
モリ内のビットデータ全バイトもしくはワード単位で読
み出し、斯るビットデータと重ね書きすべき、入力デー
タとを論理和演算し、その後斯る演算結果を上記メモリ
内の所定位置に書き込んでいる。
然る［斯る方法では、読出し、論理和演算、書込みとい
う６つの処理が必要となり処理速度が低下すると共に回
路が複雑となる。
う６つの処理が必要となり処理速度が低下すると共に回
路が複雑となる。
ｅｉ 発明の目的
本発明は上記の諸点に鑑みてなさｎたもので、重ね書き
に適したメモリ書込方法を提供せんとするものである。
に適したメモリ書込方法を提供せんとするものである。
に）発明の構成
本発明の特徴は誉込ま几るべきデータｔビット単位で入
力するデータ人力重子、各ビットに対応して斯るビット
毎への上記データ入力端子からの入力データの書込み音
制御する入力信号が入力さルるライトイネーブル端子？
備え几メモリへの書込み方法であって、上記データ入力
端子には全て論理１１１を入力すると共に、上記ライト
イネーブル端子には入力さ几るべきデータ全入力するこ
とにある。
力するデータ人力重子、各ビットに対応して斯るビット
毎への上記データ入力端子からの入力データの書込み音
制御する入力信号が入力さルるライトイネーブル端子？
備え几メモリへの書込み方法であって、上記データ入力
端子には全て論理１１１を入力すると共に、上記ライト
イネーブル端子には入力さ几るべきデータ全入力するこ
とにある。
（ホ）実施例
Ｍ１図は本発明の実施例を示し、１１）は例えばダイナ
ミックＲＡＭ（う゛ンダムアクセスメモリ）からなるメ
モリであり、該メモリは例えばバイト（８ビツト構成）
単位で番地付さ几ている。また断るメモリにはアドレス
端子Ａ Ｄ、データ入カ端子ｄＯ〜ｄ７．ライトイネー
ブル唱子ＷＥｏ〜ＷＫ７の各端子が設けら几ている。
ミックＲＡＭ（う゛ンダムアクセスメモリ）からなるメ
モリであり、該メモリは例えばバイト（８ビツト構成）
単位で番地付さ几ている。また断るメモリにはアドレス
端子Ａ Ｄ、データ入カ端子ｄＯ〜ｄ７．ライトイネー
ブル唱子ＷＥｏ〜ＷＫ７の各端子が設けら几ている。
上記アドレス端子ＡＣＩＣは上記番地？指定するアドレ
ス４８号Ａｉｒが入力さ几る１、１７ζ進常上記入力端
子ｄｏ−４７には上記信号に６ｒＫより指定さｌｎ７を
領域に書込まルるべきデータが入力さ几、ライトイネ−
フル端子ＷＩＧ〜ＷＥ７には上ｍｌ（ｇ号Ａｄｒにより
指定さ九る領域の各ビットに対して斯るビットへの書込
みを許可するが否がン制御する制御１ｇ号Ｗが入力さ几
る。つまり、第２図に示す如くメモリは）内の上記一単
位の各ビットｖｂＯ〜ｂ７で表わ丁とすると、上記デー
タ入力端子ｄＯ〜ｄ７から入力さｎる各信号は上記ｂ
ｏ 、１）７の各ビットに入力さ九るものとなり、ま友
ライトイネーブル端子ＷＥｏ〜ＷＦｉ７から人力さ几る
制御信号Ｗの各々は上記ｂＯ〜ｂ７の各ビットに対応し
て祈る各ビットの書込み？制■する。尚上記制卸信号Ｗ
が論理′″１′であるとき書込みは許可さル、論理ｓＯ
“のとき書込みは禁止さ几る。
ス４８号Ａｉｒが入力さ几る１、１７ζ進常上記入力端
子ｄｏ−４７には上記信号に６ｒＫより指定さｌｎ７を
領域に書込まルるべきデータが入力さ几、ライトイネ−
フル端子ＷＩＧ〜ＷＥ７には上ｍｌ（ｇ号Ａｄｒにより
指定さ九る領域の各ビットに対して斯るビットへの書込
みを許可するが否がン制御する制御１ｇ号Ｗが入力さ几
る。つまり、第２図に示す如くメモリは）内の上記一単
位の各ビットｖｂＯ〜ｂ７で表わ丁とすると、上記デー
タ入力端子ｄＯ〜ｄ７から入力さｎる各信号は上記ｂ
ｏ 、１）７の各ビットに入力さ九るものとなり、ま友
ライトイネーブル端子ＷＥｏ〜ＷＦｉ７から人力さ几る
制御信号Ｗの各々は上記ｂＯ〜ｂ７の各ビットに対応し
て祈る各ビットの書込み？制■する。尚上記制卸信号Ｗ
が論理′″１′であるとき書込みは許可さル、論理ｓＯ
“のとき書込みは禁止さ几る。
例見ば第３図Ａに示すｙ口＜データ入力端子ｄ７〜ｄＯ
より０１１０１０１０’がデータとして入力さ几、２７
為２このとき第６図ＢＶｃ示す如くライトイネーブルＪ
子ＷＭ７〜ＵＫＯに’１１１ Ｄ。
より０１１０１０１０’がデータとして入力さ几、２７
為２このとき第６図ＢＶｃ示す如くライトイネーブルＪ
子ＷＭ７〜ＵＫＯに’１１１ Ｄ。
０１１＃という割肌ｆ５号Ｗが入力音さ′ｉ’している
ものど１−るとアドレス信号Ａ（ｌｒにより１８足さｆ
Ｌ７ｃ各ピッ）ｂ７〜ｂＯには第６図ＣＶｃ示了叩く、
１０１１※※※１０“がセットさｎる。尚亀※−マーク
に上記セット０りにＪｉｌ［るビットＶこセントさルて
い７こ値を示す、つまり、ライトイふ一プル端子ＷＥ２
〜ＷＥ４に人力さ几た制御１１１倍号Ｗは論理蟻０１と
なっているため、データ入力端子ｄ２〜ｄ４から入力さ
ｎるデータ’０１０’はメモ１ハｌ）内にセットされな
い。
ものど１−るとアドレス信号Ａ（ｌｒにより１８足さｆ
Ｌ７ｃ各ピッ）ｂ７〜ｂＯには第６図ＣＶｃ示了叩く、
１０１１※※※１０“がセットさｎる。尚亀※−マーク
に上記セット０りにＪｉｌ［るビットＶこセントさルて
い７こ値を示す、つまり、ライトイふ一プル端子ＷＥ２
〜ＷＥ４に人力さ几た制御１１１倍号Ｗは論理蟻０１と
なっているため、データ入力端子ｄ２〜ｄ４から入力さ
ｎるデータ’０１０’はメモ１ハｌ）内にセットされな
い。
（２）ハアドレス指定部であり、該指足部ではメモＩＪ
ＩＩＩ内の番地を指定するアドレス（ｉ＠Ａｄｒｔ’メ
モ１月１）のアドレス端子ＡＤに出力する。
ＩＩＩ内の番地を指定するアドレス（ｉ＠Ａｄｒｔ’メ
モ１月１）のアドレス端子ＡＤに出力する。
（３）はパターン変更部であり、該変更部では外部より
入力さｉ’ＬＪｔコードａａ’ｆｔ上記メモリＩｌ＋に
格納可能なデータに変換し、斯るデータン出力端子ＣＯ
〜Ｃ７より上記メモ１月１）のライトイネーブル端子Ｗ
ＫＯ〜ＷＥ７に出力する。
入力さｉ’ＬＪｔコードａａ’ｆｔ上記メモリＩｌ＋に
格納可能なデータに変換し、斯るデータン出力端子ＣＯ
〜Ｃ７より上記メモ１月１）のライトイネーブル端子Ｗ
ＫＯ〜ＷＥ７に出力する。
また上記メモリ１１）のデータ入力端子ｄＯ〜ｄ７には
、常に外部より論理蟻１１が夫々入力さ几る。
、常に外部より論理蟻１１が夫々入力さ几る。
本実施例装置において、アドレス信号Ａｃ１ｒにより指
定さ几る領域ＶＣ第４図Ａに示す如く＃１１０１０１１
０’というデータが格納さルているものとし、またパタ
ーン変換部（３）の出力端子０７〜ＣＯよりメモ１月１
）のライトイネーブル端子ＷＥ７端子ｄＯ〜ｄ７１Ｃは
執１１１．１１１１１’が常に入力さルるため、上記ア
ドレス信号Ａｄｒで指定さ几る領域内のデータは第４図
Ｃに示す如く一１１１１０１１１’となる。
定さ几る領域ＶＣ第４図Ａに示す如く＃１１０１０１１
０’というデータが格納さルているものとし、またパタ
ーン変換部（３）の出力端子０７〜ＣＯよりメモ１月１
）のライトイネーブル端子ＷＥ７端子ｄＯ〜ｄ７１Ｃは
執１１１．１１１１１’が常に入力さルるため、上記ア
ドレス信号Ａｄｒで指定さ几る領域内のデータは第４図
Ｃに示す如く一１１１１０１１１’となる。
ここに上記第４図Ｃに示したデータは実質的にライトイ
ネーブル端子ＷＦ！７〜ＷＥＯから入力さｆ′Ｌだデー
タと貼るデータが入力さｎる＠に既にメモリ（１）内に
格納さｎていたデータとの論卯和結果となっている。
ネーブル端子ＷＦ！７〜ＷＥＯから入力さｆ′Ｌだデー
タと貼るデータが入力さｎる＠に既にメモリ（１）内に
格納さｎていたデータとの論卯和結果となっている。
尚、本実施例装置においてデータ入力端子ｄＯ〜ｄ７６
ｃ論理％０９な入力することにより、アドレス信号Ａｉ
ｒにより指定される領域のデータＹビット単位で消去で
きる。つまり、例えば上記領域に’１１０１１０１１’
というデータが格納さ扛ているとき、ライトイネーブル
端子ＷＥ７〜Ｗ＼ ＥＯより’１１０１１０００”というデータが入力さｎ
７ｒ−とすると斯るライトイネーブル端子のりち論理ｓ
１ｙが入力さｎた端子に対応する、上記領域内の各ビッ
トの値は論理ｔＯｒとなる。従って、上記データ入力後
のアドレス信号Ａｄｒで指定さ几る領域のデータは’０
０００００１１’となる。
ｃ論理％０９な入力することにより、アドレス信号Ａｉ
ｒにより指定される領域のデータＹビット単位で消去で
きる。つまり、例えば上記領域に’１１０１１０１１’
というデータが格納さ扛ているとき、ライトイネーブル
端子ＷＥ７〜Ｗ＼ ＥＯより’１１０１１０００”というデータが入力さｎ
７ｒ−とすると斯るライトイネーブル端子のりち論理ｓ
１ｙが入力さｎた端子に対応する、上記領域内の各ビッ
トの値は論理ｔＯｒとなる。従って、上記データ入力後
のアドレス信号Ａｄｒで指定さ几る領域のデータは’０
０００００１１’となる。
（へ）発明の効果
本発明の方法によ几ば、単にデータ入力端子に論理１１
”を入力すると共にライトイネーブル端子より重ね書き
すべきデータを入力するだけでメモリ内において重ね書
きができるので、その処理速度は速く、かつ回路も簡単
にできる。
”を入力すると共にライトイネーブル端子より重ね書き
すべきデータを入力するだけでメモリ内において重ね書
きができるので、その処理速度は速く、かつ回路も簡単
にできる。
第１図は本発明の実施例？示す回路図、第２図は第１図
回路中のメモリの構成を示す模式図、第６図に乃至Ｃは
第１図回路中のメモリの一般的な動作を説明するための
模式図、第４図は第１図回路の動作乞示す模式図である
。 ｄＯ〜ｄ５・・・データ入力端子、Ｗｌ！！０〜ＷＥ７
・・・ライトイネーブル端子。
回路中のメモリの構成を示す模式図、第６図に乃至Ｃは
第１図回路中のメモリの一般的な動作を説明するための
模式図、第４図は第１図回路の動作乞示す模式図である
。 ｄＯ〜ｄ５・・・データ入力端子、Ｗｌ！！０〜ＷＥ７
・・・ライトイネーブル端子。
Claims (1)
- １１）書込ま几るべきデータをビット単位で入力するデ
ータ入力端子、各ビットに対応して斯るビット毎への上
記データ入力端子からの入力データの書込み乞制到Ｔる
入力信号が入へされるライトイネーブル端子を備えたメ
モリへの書込み方法であって、上記データ入力端子Ｋｕ
全て論理１１＃を入力すると共に、上記ライトイネーブ
ル端子には入力さｎるべきデータ全入力すること？特徴
とするメモリ書込方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8705583A JPS59213083A (ja) | 1983-05-18 | 1983-05-18 | メモリ書込方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8705583A JPS59213083A (ja) | 1983-05-18 | 1983-05-18 | メモリ書込方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59213083A true JPS59213083A (ja) | 1984-12-01 |
Family
ID=13904252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8705583A Pending JPS59213083A (ja) | 1983-05-18 | 1983-05-18 | メモリ書込方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59213083A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6343246U (ja) * | 1986-09-02 | 1988-03-23 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
-
1983
- 1983-05-18 JP JP8705583A patent/JPS59213083A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6343246U (ja) * | 1986-09-02 | 1988-03-23 |
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