JPS59218687A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS59218687A JPS59218687A JP9230383A JP9230383A JPS59218687A JP S59218687 A JPS59218687 A JP S59218687A JP 9230383 A JP9230383 A JP 9230383A JP 9230383 A JP9230383 A JP 9230383A JP S59218687 A JPS59218687 A JP S59218687A
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- JP
- Japan
- Prior art keywords
- data
- memory
- circuit
- read
- input
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分贋〕
本発明は、不揮発性メモリを用いたメモリ制御装置に関
するものである。
するものである。
テレビ受信機等において、不揮発性メモリを用い最終チ
ャンネルデータ、最終音量データ等をメモリに記憶する
ことによって操作性機能向上を計る方法が多く採用され
てきた。しかしながらローエンドモデル等は、このよう
なメモリを用いないで必要最小限の機能のみとする場合
）もある。このようにメモリの有無のみが異なるテレビ
受信機では大部分の回路を共通化するためメモリの有無
に応じた付加回路が必要となり高価になる欠点がある。
ャンネルデータ、最終音量データ等をメモリに記憶する
ことによって操作性機能向上を計る方法が多く採用され
てきた。しかしながらローエンドモデル等は、このよう
なメモリを用いないで必要最小限の機能のみとする場合
）もある。このようにメモリの有無のみが異なるテレビ
受信機では大部分の回路を共通化するためメモリの有無
に応じた付加回路が必要となり高価になる欠点がある。
〔発明の目的〕 。
本発明の目的は、上記したような従来の欠点をなし、付
加回路が不要なメモリ制御装置を提供するにある。
加回路が不要なメモリ制御装置を提供するにある。
本発明は、不揮発性メモリ内容を読み出す時、１゜その
読み出しデータがすべてＨレベルまたはＬレベルの時は
不揮発性メモリが接続されていないと判断しあらかじめ
定められた初期設定用データに置換え、上記以外は通常
の動作を行なうことにより自動的にメモリ有無を判断し
、回路、を簡素化するように構成したものである。
読み出しデータがすべてＨレベルまたはＬレベルの時は
不揮発性メモリが接続されていないと判断しあらかじめ
定められた初期設定用データに置換え、上記以外は通常
の動作を行なうことにより自動的にメモリ有無を判断し
、回路、を簡素化するように構成したものである。
以下、図面を参照して本発明を説明する。
図は一本発明による一実施例を示すプロ９り図である。
１は、メモリの読み出し、書込みをコ行ない読み出した
データの判定および１．） ／ Ａ変換回路４へのデー
タの出力を行なうメモリ制御回路、２は、メモリ制御回
路１のデータと常に一致するようにデータを記憶し、電
源オン時にメモリデータを読み出し、電源オフ直前の状
態１．、にするためにデータを記憶し、メモリ出力以外
はハイインピーダンスの出力を持つ不揮発性メモリ、３
ば、メモリ制御回路１０入力と不揮発性２の出力との間
に接続され、メモリデータの読み出し期間以外または、
不揮発性メモリが接１．。
データの判定および１．） ／ Ａ変換回路４へのデー
タの出力を行なうメモリ制御回路、２は、メモリ制御回
路１のデータと常に一致するようにデータを記憶し、電
源オン時にメモリデータを読み出し、電源オフ直前の状
態１．、にするためにデータを記憶し、メモリ出力以外
はハイインピーダンスの出力を持つ不揮発性メモリ、３
ば、メモリ制御回路１０入力と不揮発性２の出力との間
に接続され、メモリデータの読み出し期間以外または、
不揮発性メモリが接１．。
続されていない場合メモリ制御回路の入力をＩ］レベル
に固定するためのプルアップ抵抗、４は、メモリ制御回
路１からのデータによりデジタル１百号をアナログ信号
に変換するためのＩ）／Ａ変換回路、５は、メモリ市制
御回路１および不揮発性メモリ２に屑イ源を供給するた
めの電源回路である。なお、プルアップ抵抗３は１個の
み図示しているが、全データ線に対して各１個設けられ
るものである。
に固定するためのプルアップ抵抗、４は、メモリ制御回
路１からのデータによりデジタル１百号をアナログ信号
に変換するためのＩ）／Ａ変換回路、５は、メモリ市制
御回路１および不揮発性メモリ２に屑イ源を供給するた
めの電源回路である。なお、プルアップ抵抗３は１個の
み図示しているが、全データ線に対して各１個設けられ
るものである。
次に回路の動作を説明する。
最初、電源スィッチをオンすると、電源回路５に電源が
供給され、メモリ制御回路１および不揮発性メモリ２に
電源が供給される。電源供給によりメモリ制御回路１に
システムリセットが働き不揮発性メモリ２からデータを
読み出し１．。
供給され、メモリ制御回路１および不揮発性メモリ２に
電源が供給される。電源供給によりメモリ制御回路１に
システムリセットが働き不揮発性メモリ２からデータを
読み出し１．。
メモリ制御回路１にデータが取り込まれ、そのデータを
Ｄ／Ａ変換回路４に入力しＤ／Ａコントロール出力端子
より電子コントロール用等の直流電圧を出力する。この
時プルアップ抵抗３はメモリデータの読み出し期間以外
はメモリ読、。
Ｄ／Ａ変換回路４に入力しＤ／Ａコントロール出力端子
より電子コントロール用等の直流電圧を出力する。この
時プルアップ抵抗３はメモリデータの読み出し期間以外
はメモリ読、。
夜回路１０入力４）Ｊレベルに固定するためのものであ
り、メモリ制御回路１０入力がコントロールキーの入力
を兼ねている場合は、キー人力のプルアップ抵抗として
使用可能である。
り、メモリ制御回路１０入力がコントロールキーの入力
を兼ねている場合は、キー人力のプルアップ抵抗として
使用可能である。
次に、不揮発性メモリ２が接続されていない場合を考え
る。前述したと同様にメモリ読み出し動作を行なった時
、メモリ制御回路１の入力がプルアップ抵抗によりＨレ
ベルに固定されているためメモリデータの読み出し期間
中は全メモリ内容がＨレベルになる。すなわち、メモリ
データ出力回路１ａにより取り込まれ、メモリデータ判
定向１１１ｄに供給されるデータは例えハ１′１１１１
１１”というような６ビツト全部がＨレベルのものであ
る。メモリデータ判定回路１ｄは参照データとして１１
１１１１”をもっており、入力］。
る。前述したと同様にメモリ読み出し動作を行なった時
、メモリ制御回路１の入力がプルアップ抵抗によりＨレ
ベルに固定されているためメモリデータの読み出し期間
中は全メモリ内容がＨレベルになる。すなわち、メモリ
データ出力回路１ａにより取り込まれ、メモリデータ判
定向１１１ｄに供給されるデータは例えハ１′１１１１
１１”というような６ビツト全部がＨレベルのものであ
る。メモリデータ判定回路１ｄは参照データとして１１
１１１１”をもっており、入力］。
データを常にこの参照データと比較して、不一致ならば
入力データをそのままＤ／Ａ変換回路４に対して出力し
、一致しているならば、入力データを初期設定値（例え
ば０１００００”）に置換してＤ／Ａ変換回路４に対１
−て出力する。なお、１．１６はＩ） ／ Ａ変換回路
４、メモリデータ判別回路１ｄを介して得られた書き込
みデータをメモリ２に薔ぎ込むメモリデータ出力回路、
１ｃはメモリに対して書き込みモード、読み出しモード
のいずれかのモードを指定するメモリ読み出し／書き込
み制御回路である。
入力データをそのままＤ／Ａ変換回路４に対して出力し
、一致しているならば、入力データを初期設定値（例え
ば０１００００”）に置換してＤ／Ａ変換回路４に対１
−て出力する。なお、１．１６はＩ） ／ Ａ変換回路
４、メモリデータ判別回路１ｄを介して得られた書き込
みデータをメモリ２に薔ぎ込むメモリデータ出力回路、
１ｃはメモリに対して書き込みモード、読み出しモード
のいずれかのモードを指定するメモリ読み出し／書き込
み制御回路である。
以上述べたように、本発明によればメモリ有無の外部切
換回路を必要とせず切換が可能となる。
換回路を必要とせず切換が可能となる。
図は、本発明によるメモリ制御回路の一実施例を示す回
路図である。 １：メモリ制御回路 ２：不揮発性メモリ １゜３：プ
ロマツプ抵抗 ４ ： Ｄ／Ａ変換回路 ５：電源回路 ６：電源スイッチ
路図である。 １：メモリ制御回路 ２：不揮発性メモリ １゜３：プ
ロマツプ抵抗 ４ ： Ｄ／Ａ変換回路 ５：電源回路 ６：電源スイッチ
Claims (1)
- メモリから読み出されたデータが供給される入力端子と
、入力端子に接続されたブルアヅブ−またはプルダウン
抵抗と、この抵抗によって定められる値と等しいデータ
を参照データとして記憶する木１記憶部と、特定値を記
憶する牙２記憶部と、入力端子におけるデータを参照デ
ータと比較して一致、不一致を判別する判別手段１゜と
、一致の場合矛２記憶部からの特定値を出力し、不一致
の場合入力端子におけるデータをそのまま出力する出力
手段とからなることな特徴するメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230383A JPS59218687A (ja) | 1983-05-27 | 1983-05-27 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230383A JPS59218687A (ja) | 1983-05-27 | 1983-05-27 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59218687A true JPS59218687A (ja) | 1984-12-08 |
| JPS635834B2 JPS635834B2 (ja) | 1988-02-05 |
Family
ID=14050638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9230383A Granted JPS59218687A (ja) | 1983-05-27 | 1983-05-27 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59218687A (ja) |
-
1983
- 1983-05-27 JP JP9230383A patent/JPS59218687A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS635834B2 (ja) | 1988-02-05 |
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