JPS5922029A - マトリクス表示パネルの製造方法 - Google Patents
マトリクス表示パネルの製造方法Info
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- JPS5922029A JPS5922029A JP57132722A JP13272282A JPS5922029A JP S5922029 A JPS5922029 A JP S5922029A JP 57132722 A JP57132722 A JP 57132722A JP 13272282 A JP13272282 A JP 13272282A JP S5922029 A JPS5922029 A JP S5922029A
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絵素有効面積を拡大した表示品位に法に関す
るものである。
るものである。
液晶等を低デユーティ比でマトリクス表示するために、
薄膜トランジスタ（以下ＴＰＴと略す）より成るスイッ
チ素子を各絵素に導入する試みがある。すなわち、第１
図の平面図及び第２図のＡ−Ａ’断面図に示す如く、Ｔ
ＦＴアレー付き基板１０は、ガラス等の絶縁基板７の上
に、ゲート電極１、ゲート絶縁膜２、半導体層３、ドレ
イン電極４、ソース電極５、絵素電極８が各絵素単位で
構成されている。ドレイン電極４は、ゲート絶縁層２に
設けられたコンタクトホール９を介して絵素電極８に接
誘されている。第３図に示すように、このＴＦＴアレー
付き基板１ｏと、ガラス等の透明絶縁基板上に酸化イン
ジウム、酸化すず等の透明共通電極１３を有する基板と
の間に、液晶等の表示媒体１２をはさむことによって、
多数の絵素を表示できるＸ−Ｙｌ） ＩＪクス表示パネ
ルが構成されうる。
薄膜トランジスタ（以下ＴＰＴと略す）より成るスイッ
チ素子を各絵素に導入する試みがある。すなわち、第１
図の平面図及び第２図のＡ−Ａ’断面図に示す如く、Ｔ
ＦＴアレー付き基板１０は、ガラス等の絶縁基板７の上
に、ゲート電極１、ゲート絶縁膜２、半導体層３、ドレ
イン電極４、ソース電極５、絵素電極８が各絵素単位で
構成されている。ドレイン電極４は、ゲート絶縁層２に
設けられたコンタクトホール９を介して絵素電極８に接
誘されている。第３図に示すように、このＴＦＴアレー
付き基板１ｏと、ガラス等の透明絶縁基板上に酸化イン
ジウム、酸化すず等の透明共通電極１３を有する基板と
の間に、液晶等の表示媒体１２をはさむことによって、
多数の絵素を表示できるＸ−Ｙｌ） ＩＪクス表示パネ
ルが構成されうる。
第１図〜第３図に示すＴＦＴアレー付きマトリクス表示
パネルの電気的等価回路を示すと、第４図のようになる
。以下、第４図に基づいて動作原理を説明する。
パネルの電気的等価回路を示すと、第４図のようになる
。以下、第４図に基づいて動作原理を説明する。
便宜−Ｊ二、ＴＰＴ２０は半導体層としてｃａ５ｅやア
モルファスンリコンを用いたｎチャンネルエンハンスメ
ント型と考える。この場合、ドレイン電極４を、ソース
電極６に対して正になるように電圧を印加した状態で、
ゲート電極１をソース電極６と等電位ないし、それ以下
の電位に保った時ＴＰＴ２０はオフ状態となり、ソース
、ドレイン間には殆ど電流は流れないが、ゲート電極１
をソース電極５に対して正に保つと、ゲート絶縁膜２に
接する半導体膜３中に電子が誘導される結果ＴＰＴはオ
ン状態となり、ソース、ドレイン間に電流が流れるよう
になる。マトリクス駆動する場合は、通常線順次に信号
が印加される。すなわち、ドレイン電極４に相当する信
号線Ｘ１．Ｘ２．Ｘ３・・・・・には、同時にオン信号
（共通電極１３に対して正電圧）ないしオフ信号（共通
電極１３に対して等しいがそれ以下の電位）を印加して
いる期間にゲート電極１に相当する走査電極Ｙ１．Ｙ２
・・・・・のひとつに選択パルス（共通電極１３に対
して正）を印加する。非選択の走査電極は非選択電位（
共通電極１３と等しいかそれ以下）に保たれる。ゲート
が選択されたラインに連なる絵素の内、オン信号の印加
されている絵素は、絵素電極８と共通電極１３、及び両
電極間にはさまれた表示媒体とで構成される電気容量に
電荷が充電される結果、表示媒体に電圧が印加されるこ
とになり、ゲートが選択されてもオフ信号しか印加され
ていない絵素には電圧が印加されないことになり、ＴＰ
Ｔ素子がスイッチとして働き、クロストークが防止でき
ることになる。充電された電荷はＴＰＴのオフ抵抗と絵
素抵抗、及び絵素の電気容量で決まる時定数で消失する
。表示媒体が液晶の」：うに交流で駆動しないと 寿命
が劣化するものでは、奇数フィールドと偶数フィールド
では絵素に印加される電圧の極性が逆になるように信号
電圧が選択される。
モルファスンリコンを用いたｎチャンネルエンハンスメ
ント型と考える。この場合、ドレイン電極４を、ソース
電極６に対して正になるように電圧を印加した状態で、
ゲート電極１をソース電極６と等電位ないし、それ以下
の電位に保った時ＴＰＴ２０はオフ状態となり、ソース
、ドレイン間には殆ど電流は流れないが、ゲート電極１
をソース電極５に対して正に保つと、ゲート絶縁膜２に
接する半導体膜３中に電子が誘導される結果ＴＰＴはオ
ン状態となり、ソース、ドレイン間に電流が流れるよう
になる。マトリクス駆動する場合は、通常線順次に信号
が印加される。すなわち、ドレイン電極４に相当する信
号線Ｘ１．Ｘ２．Ｘ３・・・・・には、同時にオン信号
（共通電極１３に対して正電圧）ないしオフ信号（共通
電極１３に対して等しいがそれ以下の電位）を印加して
いる期間にゲート電極１に相当する走査電極Ｙ１．Ｙ２
・・・・・のひとつに選択パルス（共通電極１３に対
して正）を印加する。非選択の走査電極は非選択電位（
共通電極１３と等しいかそれ以下）に保たれる。ゲート
が選択されたラインに連なる絵素の内、オン信号の印加
されている絵素は、絵素電極８と共通電極１３、及び両
電極間にはさまれた表示媒体とで構成される電気容量に
電荷が充電される結果、表示媒体に電圧が印加されるこ
とになり、ゲートが選択されてもオフ信号しか印加され
ていない絵素には電圧が印加されないことになり、ＴＰ
Ｔ素子がスイッチとして働き、クロストークが防止でき
ることになる。充電された電荷はＴＰＴのオフ抵抗と絵
素抵抗、及び絵素の電気容量で決まる時定数で消失する
。表示媒体が液晶の」：うに交流で駆動しないと 寿命
が劣化するものでは、奇数フィールドと偶数フィールド
では絵素に印加される電圧の極性が逆になるように信号
電圧が選択される。
すなわち、たとえば共通電極１３をＱ電位に保ち、選択
された走査電極（Ｙｌ、 Ｙ２・・・・・・の内の１つ
）を＋ｖＧ とし、選択されていない走査電極を−■ｓ
とし、奇数フィールドでのオン信月は＋ｖｓ、オフ信号
はＯ２偶数フィールドでのオン信号は−ｖｓ。
された走査電極（Ｙｌ、 Ｙ２・・・・・・の内の１つ
）を＋ｖＧ とし、選択されていない走査電極を−■ｓ
とし、奇数フィールドでのオン信月は＋ｖｓ、オフ信号
はＯ２偶数フィールドでのオン信号は−ｖｓ。
オフ信号は０とずれば、電極４又は６がフィールドＩＬ
にドレイン（又はソース）−ソース（又はトレイン）−
ドレイン（又はソース）として働き、表示媒体にはフィ
ールド互に逆極イ／１の電圧を印加できることになる。
にドレイン（又はソース）−ソース（又はトレイン）−
ドレイン（又はソース）として働き、表示媒体にはフィ
ールド互に逆極イ／１の電圧を印加できることになる。
このように電極４，５は各々ソースにもドレインにもな
りうる。
りうる。
以上、従来のＴＦＴアレー付きマトリクス表示パネルに
ついては説明しだが、この従来の構成は第１図から明ら
かな通り、ソース電極５やゲート電極１の領域は表示不
能領域であり、実質的に表示に寄与しうるのは絵素電極
８のコンタクト部を除く領域のみである。すなわち、ソ
ース電極５やゲート電極１のために絵素有効面積が顕著
に悪化する。特に絵素密度が高くなっても、第１図の模
様を相似的に縮少することができない。これは、ソース
やゲート電極幅が狭くなると配線抵抗が増大して、信号
波形が歪んだり断線の欠陥が生じ易いからである。この
ことは、絵素有効面積の割合がさらに低下することにな
り、第１図の様な電極構成は、特に高解像度表示には表
示品位を落とし、巨視的コントラストの低下につながる
ことが重大な問題点てあ−〕だ。
ついては説明しだが、この従来の構成は第１図から明ら
かな通り、ソース電極５やゲート電極１の領域は表示不
能領域であり、実質的に表示に寄与しうるのは絵素電極
８のコンタクト部を除く領域のみである。すなわち、ソ
ース電極５やゲート電極１のために絵素有効面積が顕著
に悪化する。特に絵素密度が高くなっても、第１図の模
様を相似的に縮少することができない。これは、ソース
やゲート電極幅が狭くなると配線抵抗が増大して、信号
波形が歪んだり断線の欠陥が生じ易いからである。この
ことは、絵素有効面積の割合がさらに低下することにな
り、第１図の様な電極構成は、特に高解像度表示には表
示品位を落とし、巨視的コントラストの低下につながる
ことが重大な問題点てあ−〕だ。
本発明は、以上の如き従来の欠点を克服する為に、アレ
ー製造プロセスを改善し、簡略化プロセスを採用しつつ
絵素有効面積の拡大を計った反射型のマトリクス表示パ
ネルの製造方法を提供するものであり、以下図面に従−
２て製造プロセスを旦体的に説明する。
ー製造プロセスを改善し、簡略化プロセスを採用しつつ
絵素有効面積の拡大を計った反射型のマトリクス表示パ
ネルの製造方法を提供するものであり、以下図面に従−
２て製造プロセスを旦体的に説明する。
本発明の製造方法に於ては、捷ずガラス等の絶縁基板Ｔ
上にクロム、ニクロム、モリブテン、金等のゲート電極
月利を形成し／このも、第５図（ａ）の正面図および第
６図（ｂ）のＢ−Ｂ’断面図に示す如く、第１のフォト
マスクを用いてゲート電極１状にバタン化する。通常、
共通電極１３を同−基板了−１−にとり出すだめの共通
電極端子１３を設けておくが、以下の図面では図示を消
略する。ついで、例えばプラズマＣＶＤ法によってアモ
ルファスノリコンＴＰＴを製作する場合では、前記基板
をプラズマリアクター内に入れ、シランガスを主成分と
する混合ガスをプラズマ放電させ、窒化シリコン或は酸
化シリコン等のゲート絶縁膜２を形成する。
上にクロム、ニクロム、モリブテン、金等のゲート電極
月利を形成し／このも、第５図（ａ）の正面図および第
６図（ｂ）のＢ−Ｂ’断面図に示す如く、第１のフォト
マスクを用いてゲート電極１状にバタン化する。通常、
共通電極１３を同−基板了−１−にとり出すだめの共通
電極端子１３を設けておくが、以下の図面では図示を消
略する。ついで、例えばプラズマＣＶＤ法によってアモ
ルファスノリコンＴＰＴを製作する場合では、前記基板
をプラズマリアクター内に入れ、シランガスを主成分と
する混合ガスをプラズマ放電させ、窒化シリコン或は酸
化シリコン等のゲート絶縁膜２を形成する。
この際、後に膜を除去する工程を不要とする為に端子部
１５には膜が堆積しない様、前記ゲート電極１を有する
基板の周辺部には、例えばメタルマスク等を基板７に密
接させた状態でプラズマ放電を行う。次にガス組成を変
えて、シランガスを成分として再びプラズマ放電を行い
、アモルファスシリコン半導体膜３を前記ゲート絶縁膜
と同じ形状に堆積させる。
１５には膜が堆積しない様、前記ゲート電極１を有する
基板の周辺部には、例えばメタルマスク等を基板７に密
接させた状態でプラズマ放電を行う。次にガス組成を変
えて、シランガスを成分として再びプラズマ放電を行い
、アモルファスシリコン半導体膜３を前記ゲート絶縁膜
と同じ形状に堆積させる。
ついで第２の電極膜を、蒸着、スパッタ等により基板の
ほぼ全面に設けてのち、第６図（ａ） 、 （ｂ）に示
すようにフォトエッチによりソース電極５状にバタン化
する。ついでフォトレジストやポリイミド膜等の有機絶
縁膜、或は、蒸着、スパッタ、ＣＶＤ法等により、アル
ミナ、２酸化シリコン、窒化シリコン等の無機絶縁膜を
層間絶縁膜１８として設ける。
ほぼ全面に設けてのち、第６図（ａ） 、 （ｂ）に示
すようにフォトエッチによりソース電極５状にバタン化
する。ついでフォトレジストやポリイミド膜等の有機絶
縁膜、或は、蒸着、スパッタ、ＣＶＤ法等により、アル
ミナ、２酸化シリコン、窒化シリコン等の無機絶縁膜を
層間絶縁膜１８として設ける。
第７図（ａ）、Φ）に示すように、層間絶縁膜には、次
の工程にて、フォトエッチにより半導体表面が露出する
様にトレイン（絵素）電極用コンタクト孔２０を設ける
。ついで上記基板のほぼ全面に、ドレイン（絵素）電極
となる金属膜を蒸着或はスパッタリングにより形成する
。この目的の金属膜としては、アルミニウム、クロム、
ニクロム等が適す。次にフォトレジストを塗布、フォト
マスクを用いて露光し、第８図（ａ） 、 （ｂ）に示
すようにドレイン電極の形状にバタン化してのち、前記
金属膜のエツチングを行い、絵素電極を兼ねるトレイン
電極８を形成する。第８図に示すように、絵素となる電
極材質は通常補強のだめ端子１５の上にも残すのが望ま
しい。
の工程にて、フォトエッチにより半導体表面が露出する
様にトレイン（絵素）電極用コンタクト孔２０を設ける
。ついで上記基板のほぼ全面に、ドレイン（絵素）電極
となる金属膜を蒸着或はスパッタリングにより形成する
。この目的の金属膜としては、アルミニウム、クロム、
ニクロム等が適す。次にフォトレジストを塗布、フォト
マスクを用いて露光し、第８図（ａ） 、 （ｂ）に示
すようにドレイン電極の形状にバタン化してのち、前記
金属膜のエツチングを行い、絵素電極を兼ねるトレイン
電極８を形成する。第８図に示すように、絵素となる電
極材質は通常補強のだめ端子１５の上にも残すのが望ま
しい。
以上説明した本発明の製造方法によれば、ソース電極６
とゲート電極１はゲート絶縁層２と半導体層３で隔離さ
れてクロスオーバ絶縁性が保たれる。まだ、絵素電極８
とソース電極５は層間絶縁層１８で隔離されており、ゲ
ート電極１と絵素電極８とは、トレインコンタクト孔２
Ｑ部を除いて、層間絶縁層８、半導体層３、ゲート絶縁
層２で隔てられているだめ、絵素電極８とこれらの電極
との電気絶縁性は確保される。すなわち絵素電極８は、
前述した従来例と異なり、絶縁層を隔ててソース電極あ
るいはゲート電極とオーバラップさせうるだめ、絵素有
効面積が大幅に増大する。
とゲート電極１はゲート絶縁層２と半導体層３で隔離さ
れてクロスオーバ絶縁性が保たれる。まだ、絵素電極８
とソース電極５は層間絶縁層１８で隔離されており、ゲ
ート電極１と絵素電極８とは、トレインコンタクト孔２
Ｑ部を除いて、層間絶縁層８、半導体層３、ゲート絶縁
層２で隔てられているだめ、絵素電極８とこれらの電極
との電気絶縁性は確保される。すなわち絵素電極８は、
前述した従来例と異なり、絶縁層を隔ててソース電極あ
るいはゲート電極とオーバラップさせうるだめ、絵素有
効面積が大幅に増大する。
以上、プラズマＣＶＤ法をもとに本発明のＴＰＴ製造プ
ロセスを説明しだが、蒸着やスパッタ法で異ったゲート
絶縁膜２や半導体膜３（セレン化カドミウムグルル等）
或は層間絶縁膜等を使用する場合も構造は同じである。
ロセスを説明しだが、蒸着やスパッタ法で異ったゲート
絶縁膜２や半導体膜３（セレン化カドミウムグルル等）
或は層間絶縁膜等を使用する場合も構造は同じである。
いずれにしても、透明電極を有するガラス、プラスチッ
ク等の基板１４の透明電極１３と前記の如く製作ｌ−た
ＴＦＴアレーとの間に第３図に示すように表ｊＪ’Ｚ媒
体をはさみ込めば表示パネルとなる。
ク等の基板１４の透明電極１３と前記の如く製作ｌ−た
ＴＦＴアレーとの間に第３図に示すように表ｊＪ’Ｚ媒
体をはさみ込めば表示パネルとなる。
本発明に於て使用可能な表示媒体１２としては各種のも
のがあるが、特に絵素電極がアルミニウム等の不透明反
射性電極では、ネマティック液晶ないし、ネマティック
液晶とコレステリック液晶の混合液晶に２色性色素を溶
解したいわゆるゲストホストモードで使用する液晶材料
、誘電異方性が負のネマティック液晶にイオン性ドーパ
ントを若干添加し、電界を印加することによって散乱核
を形成して液晶を白濁させるいわゆるＤＳＭモード液晶
、ネマティック液晶とコレステリック液晶の混合体に電
界を印加して、ネマティック相とコレステリック相との
間で相変化を生じさせ、透明ないし白濁の表示を実現す
るいわゆる相転移液晶も採用できる。一方、液晶以外で
は、例えば染料で着色した有機溶媒中に、これとは色の
異る顔料粒子を分散させたいわゆる電気泳動表示用分散
系を用いることも出来る。この場合分散系は不透明であ
るから、絵素電極や半導体層の透明性９反射性は問わな
い。
のがあるが、特に絵素電極がアルミニウム等の不透明反
射性電極では、ネマティック液晶ないし、ネマティック
液晶とコレステリック液晶の混合液晶に２色性色素を溶
解したいわゆるゲストホストモードで使用する液晶材料
、誘電異方性が負のネマティック液晶にイオン性ドーパ
ントを若干添加し、電界を印加することによって散乱核
を形成して液晶を白濁させるいわゆるＤＳＭモード液晶
、ネマティック液晶とコレステリック液晶の混合体に電
界を印加して、ネマティック相とコレステリック相との
間で相変化を生じさせ、透明ないし白濁の表示を実現す
るいわゆる相転移液晶も採用できる。一方、液晶以外で
は、例えば染料で着色した有機溶媒中に、これとは色の
異る顔料粒子を分散させたいわゆる電気泳動表示用分散
系を用いることも出来る。この場合分散系は不透明であ
るから、絵素電極や半導体層の透明性９反射性は問わな
い。
さらにまだ、電解発色型表示媒体を使用することも可能
である。これは正又は負の極性の電圧を印加することに
より、この間にはさまれた表示媒体を電極との間で酸化
ないし環元反応を生じさせ、着色ないし脱色状態を可逆
的に実現する方法であり、ＷＯ２膜等の無機相とビオロ
ゲン物質等を溶媒にとかした有機相の場合があるが、い
ずれも適用可能である。表示媒体が液状物である場合は
、通常ＴＰＴアレー基板と透明電極を有する基板を細隔
をあけた状態で周辺に於て貼合せ、あらかじめ設けられ
た注入口から表示媒体を注入してのち封口する方法がと
られる。
である。これは正又は負の極性の電圧を印加することに
より、この間にはさまれた表示媒体を電極との間で酸化
ないし環元反応を生じさせ、着色ないし脱色状態を可逆
的に実現する方法であり、ＷＯ２膜等の無機相とビオロ
ゲン物質等を溶媒にとかした有機相の場合があるが、い
ずれも適用可能である。表示媒体が液状物である場合は
、通常ＴＰＴアレー基板と透明電極を有する基板を細隔
をあけた状態で周辺に於て貼合せ、あらかじめ設けられ
た注入口から表示媒体を注入してのち封口する方法がと
られる。
以上は受動型表示媒体であるが、発光型表示媒体の一例
として、エレクトロルミネッセンス層ヲ用いてもよい。
として、エレクトロルミネッセンス層ヲ用いてもよい。
すなわち、絵素電極を有する基板の表示領域全面ないし
は絵素電極上に塗布ないし蒸着法によりエレクトロルミ
ネッセンス層を形成してのち、絵素電極を覆うように透
明電極を形成、必要に応じて保護層を形成すれば、薄膜
トランジスタ付き発光型表示パネルとなる。
は絵素電極上に塗布ないし蒸着法によりエレクトロルミ
ネッセンス層を形成してのち、絵素電極を覆うように透
明電極を形成、必要に応じて保護層を形成すれば、薄膜
トランジスタ付き発光型表示パネルとなる。
本発明に於て、ＴＰＴアレーの性能をさらに向上させる
改良された構成について以下にのべる。
改良された構成について以下にのべる。
すなわち、ゲート絶縁膜を形成するに先立って基板上に
ゲート電極のみを設けておくのではなしに、第９図に示
す如く並列容量形成用共通電極１７を同時に形成してお
く。これは工程を増やすことなく単にフォトマスクの模
様を第９図に示すように変えておくことで実現できる。
ゲート電極のみを設けておくのではなしに、第９図に示
す如く並列容量形成用共通電極１７を同時に形成してお
く。これは工程を増やすことなく単にフォトマスクの模
様を第９図に示すように変えておくことで実現できる。
以下ははじめに述べたのと全く同じプロセスでＴＰＴア
レーが形成される。
レーが形成される。
前記並列容量形成用共通電極１７は表示媒体１２をはさ
み込む前ないしはさんで後に、表示媒体１２をはさんで
いる共通透明電極１３と電気的に接続することによって
パネルが完成する。この場合、並列容量形成用共通電極
１７と絵素電極８との間にはゲート絶縁層２．半導体層
３及び層間絶縁層１８が積層の形ではさみ込まれ、コン
デンサを形成している。壕だ、並列容量形成用共通電極
と共通透明電極が電気的に接続されているから、ここに
形成されたコンデンサは、共通透明電極９表示媒体、絵
素電極とで形成される絵素容量と電気的には並列に付加
されることになるため、並列容量と名付けである。
み込む前ないしはさんで後に、表示媒体１２をはさんで
いる共通透明電極１３と電気的に接続することによって
パネルが完成する。この場合、並列容量形成用共通電極
１７と絵素電極８との間にはゲート絶縁層２．半導体層
３及び層間絶縁層１８が積層の形ではさみ込まれ、コン
デンサを形成している。壕だ、並列容量形成用共通電極
と共通透明電極が電気的に接続されているから、ここに
形成されたコンデンサは、共通透明電極９表示媒体、絵
素電極とで形成される絵素容量と電気的には並列に付加
されることになるため、並列容量と名付けである。
ＴＰＴアレーに並列容量が伺加された表示パネルでは以
下の如き利点が生じる。
下の如き利点が生じる。
■ 表示媒体の電気抵抗が低い場合でも、走査期間中に
絵素容量に蓄積された電荷が、次のフィールドで再び充
電される丑でのフィールド時間内に減衰する割合が少く
、従って明るい表示ないしコントラストのすぐれた表示
が得られる。
絵素容量に蓄積された電荷が、次のフィールドで再び充
電される丑でのフィールド時間内に減衰する割合が少く
、従って明るい表示ないしコントラストのすぐれた表示
が得られる。
■ 信号電荷の保持性が良くなるから、初期充電電荷が
少なくても絵素に印加される電圧の実効値は満足できる
ものとなり、従って低電圧で表示パネルが、駆動できる
。
少なくても絵素に印加される電圧の実効値は満足できる
ものとなり、従って低電圧で表示パネルが、駆動できる
。
■ 表示パネル用のＴＰＴに要求される特性として低い
オン抵抗と高いオフ抵抗が条件となるが、絵素並列容量
が付加されていると、比較的低いオフ抵抗のＴＰＴでも
使用ｉｉｒ能となり、半導体利料の選択、ＴＰＴチャン
ネル形状の設定が容易となる。
オン抵抗と高いオフ抵抗が条件となるが、絵素並列容量
が付加されていると、比較的低いオフ抵抗のＴＰＴでも
使用ｉｉｒ能となり、半導体利料の選択、ＴＰＴチャン
ネル形状の設定が容易となる。
以上、第６図〜第８図に述べた本発明のプロセスに対し
て、プロセスを特に付加すること々く前記の如き利点を
容易に発生しつる点で、本アレー形成法は特に実用的価
値が高いといえる。
て、プロセスを特に付加すること々く前記の如き利点を
容易に発生しつる点で、本アレー形成法は特に実用的価
値が高いといえる。
本発明に於て重要なことは、従来ＴＰＴアレー形成に当
っては半導体層を全面に設＆）てのち、フォトエツチン
グにより微少部分に分割するか、ないしはあらかじめ蒸
着マスク等を用いて、微少部分のみに半導体を形成する
という方法がとられていたのに対して、本発明は、半導
体層を微少部分化したり、微少部分に設ける方法は、工
程が１つ増えたり、この工程に於て素子特性のばらつき
や歩留り低下を来たし易い点に着目し、半導体層は一切
微少化することなく、連続相の状態で使用する構成をと
っている。従って、電極端子とり出しの為には、あらか
じめこの領域に絶縁層や半導体層が形成されない様に絶
縁層や半導体層の形成時にこの領域にのみ遮蔽マスクを
施す方法をとった。
っては半導体層を全面に設＆）てのち、フォトエツチン
グにより微少部分に分割するか、ないしはあらかじめ蒸
着マスク等を用いて、微少部分のみに半導体を形成する
という方法がとられていたのに対して、本発明は、半導
体層を微少部分化したり、微少部分に設ける方法は、工
程が１つ増えたり、この工程に於て素子特性のばらつき
や歩留り低下を来たし易い点に着目し、半導体層は一切
微少化することなく、連続相の状態で使用する構成をと
っている。従って、電極端子とり出しの為には、あらか
じめこの領域に絶縁層や半導体層が形成されない様に絶
縁層や半導体層の形成時にこの領域にのみ遮蔽マスクを
施す方法をとった。
これにより二［程を増やすことなく不要部への膜形成が
防止できる。
防止できる。
一ツバＴＰＴのチャンネル領域（第８図の１６）上には
、層間絶縁層１８が設けられているため、半導体層３が
表示媒体１２と直接接触することなく保護されているた
め、長期に渡って安定なＴＰＴが得られることも大きな
利点である。
、層間絶縁層１８が設けられているため、半導体層３が
表示媒体１２と直接接触することなく保護されているた
め、長期に渡って安定なＴＰＴが得られることも大きな
利点である。
本発明の更に重要な利点としてはＴＰＴチャンネル部１
６への遮光が確実にｋることである。一般ニアモルファ
スシリコンやセレン化カドミウム等ＴＦＴ用の半導体膜
３は、光導電現象を有するだめ表示パネル使用中に、Ｔ
ＰＴチャンネル部に光が当ったり、周囲の明るさが変化
すると、ＴＰＴの特性が変化する。すなわち通常オン電
流とオフ電流が共に増大し、表示パネルの輝度が変化す
ることになり強い光が照射されてオフ電流があ寸りに増
大すると、表示不能となる場合もある。本発明のＴＰＴ
の構成では、不透明絵素電極が層間絶縁層を隔ててＴＦ
Ｔ部を完全に葎っているので、前面からＴＰＴに光が照
射される危険性は消失する０背面から光が照射される恐
れがある場合は、基板７の背面全面に遮光層を設ければ
よい。
６への遮光が確実にｋることである。一般ニアモルファ
スシリコンやセレン化カドミウム等ＴＦＴ用の半導体膜
３は、光導電現象を有するだめ表示パネル使用中に、Ｔ
ＰＴチャンネル部に光が当ったり、周囲の明るさが変化
すると、ＴＰＴの特性が変化する。すなわち通常オン電
流とオフ電流が共に増大し、表示パネルの輝度が変化す
ることになり強い光が照射されてオフ電流があ寸りに増
大すると、表示不能となる場合もある。本発明のＴＰＴ
の構成では、不透明絵素電極が層間絶縁層を隔ててＴＦ
Ｔ部を完全に葎っているので、前面からＴＰＴに光が照
射される危険性は消失する０背面から光が照射される恐
れがある場合は、基板７の背面全面に遮光層を設ければ
よい。
第１図は“従来のマトリクスパネル用ＴＦＴアレーの要
部拡大平面図、第２図は第１図のＡ −Ａ’での切断面
図、第３図はＴＰＴアレー付きマトリクス表示パネルの
断面図、第４図は第３図のＴＰＴアレー伺きマトリクス
表示パネルの電気的等価目子面図とＢ−Ｂ’での切断面
図、第９図は本発明のさらに改良された製造方法の一工
程におけるＴＦＴアレー形成用基板の平面図である。 １・・・・・・ゲート電極、２・・・・・・ゲート絶縁
層、３・・・・・・半導体層、４・・・・・・ドレイン
電極、６・・・・・・ソース電極、θ・・・・・・クロ
スオーバ一部、７・由・・基板、８・・・・・・絵素電
極、９・・・・・・コンタクトホール、１ｏ・・・・Ｔ
ＦＴアレー付き基板、１２・・・・・・表示媒体、１３
・・・・透明共通電極、１４・・・・・・ガラス基板、
１６・・・・端イ、１６・・・・・・ＴＦＴチャンネル
領域、１７・・・・・並列客用形成用共通電極、１８・
・・・・・層間絶縁層、１９・・・・・トレイン（絵素
）コンタクトホール。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第３図 ／θ 第４図 第５図 とｂ） ！ （（１） 第７図 （０−）
部拡大平面図、第２図は第１図のＡ −Ａ’での切断面
図、第３図はＴＰＴアレー付きマトリクス表示パネルの
断面図、第４図は第３図のＴＰＴアレー伺きマトリクス
表示パネルの電気的等価目子面図とＢ−Ｂ’での切断面
図、第９図は本発明のさらに改良された製造方法の一工
程におけるＴＦＴアレー形成用基板の平面図である。 １・・・・・・ゲート電極、２・・・・・・ゲート絶縁
層、３・・・・・・半導体層、４・・・・・・ドレイン
電極、６・・・・・・ソース電極、θ・・・・・・クロ
スオーバ一部、７・由・・基板、８・・・・・・絵素電
極、９・・・・・・コンタクトホール、１ｏ・・・・Ｔ
ＦＴアレー付き基板、１２・・・・・・表示媒体、１３
・・・・透明共通電極、１４・・・・・・ガラス基板、
１６・・・・端イ、１６・・・・・・ＴＦＴチャンネル
領域、１７・・・・・並列客用形成用共通電極、１８・
・・・・・層間絶縁層、１９・・・・・トレイン（絵素
）コンタクトホール。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第３図 ／θ 第４図 第５図 とｂ） ！ （（１） 第７図 （０−）
Claims (2)
- （１）■第１の電極となるゲート電極を絶縁基板に設け
る工程、 ■前記絶縁基板の周辺部に於ける端子取り出し部を除い
た領域にゲート絶縁層を設ける工程、 ■前記ゲート絶縁層上にこれとほぼ同じ形に半導体層を
設ける工程、 ■前記半導体層を含む面に一様に第２の電極膜を設ける
工程、 ■前記第２の電極膜をソース電極の形状にバタン化する
工程、 ■前記ソース電極を含む面に層間絶縁層を設ける工程、 ■前記層間絶縁層に半導体層表面が露出する様にドレイ
ン電極用コンタクト孔を設ける工程、 ■前記層間絶縁層を含む面に、第３の電極膜を設ける工
程、 ■前記第３の電極膜をドレイン電極（絵素電極）の形状
にバタンニングする工程、 ［Ｆ］前記絶縁基板の電極を有する表面と透明絶縁基板
上に設けた透明共通電極との間に表示用媒体をはさみ込
む工程、 の各工程を含むことを特徴とするマトリクス表示パネル
の製造方法。 - （２）■第１の電極となるゲート電極と、隣り合う前記
ゲート電極間に実質的に平行に設けられ、基板周辺部に
於て共通に接続された並列容量形成用共通電極を絶縁基
板に設ける工程、■前記絶縁基板の周辺部に於ける端子
取り出し部を除いた領域にゲート絶縁層を設ける工程、 ■前記ゲート絶縁層上にこれとほぼ同じ形に半導体層を
設ける工程、 ■前記半導体層を含む面に一様に第２の電極膜を設ける
工程、 ■前記第２の電極膜をソース電極の形状にバタン化する
工程、 ■前記ソース電極を含む面に層間絶縁層を設ける工程、 ■前記層間絶縁層に半導体層表面が露出する様にドレイ
ン電極用コンタクト孔を設ける工程、 ■前記層間絶縁層を含む面に第３の電極膜を設ける工程
、 ■前記第３の電極膜をドレイン電極（絵素電極）の形状
に゛パタン化する工程、 ［Ｆ］前記絶縁基板の電極を有する表面と透明絶縁基板
上に設けた透明共通電極との間に表示用媒体をはさみ込
む工程、 ■ｐ前記並列容量形成用共通電極と上記透明電極を電気
的に接続する工程、 の各工程を含むことを特徴とするマトリクス表示パネル
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132722A JPS5922029A (ja) | 1982-07-28 | 1982-07-28 | マトリクス表示パネルの製造方法 |
| US06/946,609 US4704002A (en) | 1982-06-15 | 1986-12-29 | Dot matrix display panel with a thin film transistor and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132722A JPS5922029A (ja) | 1982-07-28 | 1982-07-28 | マトリクス表示パネルの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5922029A true JPS5922029A (ja) | 1984-02-04 |
Family
ID=15088048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132722A Pending JPS5922029A (ja) | 1982-06-15 | 1982-07-28 | マトリクス表示パネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922029A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292473A (ja) * | 1985-10-18 | 1987-04-27 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| JPH0248639A (ja) * | 1988-08-10 | 1990-02-19 | Sharp Corp | 透過型アクティブマトリクス液晶表示装置 |
| JPH02137826A (ja) * | 1988-11-18 | 1990-05-28 | Sharp Corp | 透過型アクティブマトリクス液晶表示装置 |
| JPH02137827A (ja) * | 1988-11-18 | 1990-05-28 | Sharp Corp | アクティブマトリクス基板の製造方法 |
| JPH039328A (ja) * | 1989-06-07 | 1991-01-17 | Hitachi Ltd | 液晶表示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437697A (en) * | 1977-08-30 | 1979-03-20 | Sharp Corp | Liquid crystal display unit of matrix type |
| JPS5562479A (en) * | 1978-11-06 | 1980-05-10 | Suwa Seikosha Kk | Liquid crystal display panel |
| JPS5639477A (en) * | 1979-09-07 | 1981-04-15 | Seiko Epson Corp | Plate fixing structure of watch |
| JPS56140321A (en) * | 1980-04-01 | 1981-11-02 | Canon Inc | Display device |
-
1982
- 1982-07-28 JP JP57132722A patent/JPS5922029A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437697A (en) * | 1977-08-30 | 1979-03-20 | Sharp Corp | Liquid crystal display unit of matrix type |
| JPS5562479A (en) * | 1978-11-06 | 1980-05-10 | Suwa Seikosha Kk | Liquid crystal display panel |
| JPS5639477A (en) * | 1979-09-07 | 1981-04-15 | Seiko Epson Corp | Plate fixing structure of watch |
| JPS56140321A (en) * | 1980-04-01 | 1981-11-02 | Canon Inc | Display device |
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|---|---|---|---|---|
| JPS6292473A (ja) * | 1985-10-18 | 1987-04-27 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| JPH0248639A (ja) * | 1988-08-10 | 1990-02-19 | Sharp Corp | 透過型アクティブマトリクス液晶表示装置 |
| JPH02137826A (ja) * | 1988-11-18 | 1990-05-28 | Sharp Corp | 透過型アクティブマトリクス液晶表示装置 |
| JPH02137827A (ja) * | 1988-11-18 | 1990-05-28 | Sharp Corp | アクティブマトリクス基板の製造方法 |
| JPH039328A (ja) * | 1989-06-07 | 1991-01-17 | Hitachi Ltd | 液晶表示装置 |
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