JPS59229663A - 平行処理マルチｃｐｕシステム - Google Patents
平行処理マルチｃｐｕシステムInfo
- Publication number
- JPS59229663A JPS59229663A JP58104243A JP10424383A JPS59229663A JP S59229663 A JPS59229663 A JP S59229663A JP 58104243 A JP58104243 A JP 58104243A JP 10424383 A JP10424383 A JP 10424383A JP S59229663 A JPS59229663 A JP S59229663A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- module
- bus
- signal
- parallel processing
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マルチＣＰＵシステムに関するもので、特に
各ＯＰＵがメモＶｔ同時に共有する場合の平行処理マル
チＣＰＵシステムに関するものである。
各ＯＰＵがメモＶｔ同時に共有する場合の平行処理マル
チＣＰＵシステムに関するものである。
現在、マルチＣＰＵシステムとしては、各々独立して動
作するＯＰＵとメそりのシステムを共、通バスに接続し
、このパス上にある共通メモす全相互にアクセスしてデ
ータの交換を行なうシステムが最も多く用いられている
。
作するＯＰＵとメそりのシステムを共、通バスに接続し
、このパス上にある共通メモす全相互にアクセスしてデ
ータの交換を行なうシステムが最も多く用いられている
。
なおこのメモリをデュアルポートもしくはマルチポート
ＲＡＭと称している。
ＲＡＭと称している。
このシステムの問題点としては、接続されるＣＰＵモジ
ュールの数が増大すると各々がアクセスするために効率
が悪く、そのうえ各々のＯＰＵがシーケンシャルにデー
タの転送全行なうので、データの同期が行ないづらい等
の欠点が目立って来る。
ュールの数が増大すると各々がアクセスするために効率
が悪く、そのうえ各々のＯＰＵがシーケンシャルにデー
タの転送全行なうので、データの同期が行ないづらい等
の欠点が目立って来る。
本発明は、前記の欠点を解消することを目的としてなさ
れたもので、ＣＰＵモジュール内に読み出し／Ｗき込み
変換回路を設け、所定入力信号音、１つのＣＰＵモジュ
ールだけは読み出し信号に変換し、他は書き込み信号に
変換して、１つのＣＰＵモジュールのメモリのデータを
、他の全てのＣＰＵモジュールのメモリに一斉に転送す
るシステムとしたものである。
れたもので、ＣＰＵモジュール内に読み出し／Ｗき込み
変換回路を設け、所定入力信号音、１つのＣＰＵモジュ
ールだけは読み出し信号に変換し、他は書き込み信号に
変換して、１つのＣＰＵモジュールのメモリのデータを
、他の全てのＣＰＵモジュールのメモリに一斉に転送す
るシステムとしたものである。
以下本発明を４個の０ＰＵｆｉｌ−備えるシステムに適
用した場合の実施例について図面に基づき説明する。
用した場合の実施例について図面に基づき説明する。
第１図は、本発明の実施例の概略図で、ＣＰＵモジュー
ル１〜ヰがマルチＣＰＵコントローラ５が取ル付けられ
ている外部パス６に接続されている様子を示している。
ル１〜ヰがマルチＣＰＵコントローラ５が取ル付けられ
ている外部パス６に接続されている様子を示している。
第２図はＣＰＵモジュールの内部構成を示すもので、破
線で囲まれた部分がＣＰＵモジュールである。
線で囲まれた部分がＣＰＵモジュールである。
ＣＰＵモジュールは、通常は自己モジュール内で動作す
るが、マルチＣＰＵコントローラ５からダイレクトメモ
リアクセス要求信号ＤＭＡＲＱ が来ると、０ＰＵ７は
、パス８を７０−ティング状態にし、モジュール内部の
データバス９とアドレスバス１０は、双方向パスバッフ
ァ１１及び単方向パスバッファ１２全通して外部パス６
１Ｃ接続される。
るが、マルチＣＰＵコントローラ５からダイレクトメモ
リアクセス要求信号ＤＭＡＲＱ が来ると、０ＰＵ７は
、パス８を７０−ティング状態にし、モジュール内部の
データバス９とアドレスバス１０は、双方向パスバッフ
ァ１１及び単方向パスバッファ１２全通して外部パス６
１Ｃ接続される。
また、メモリイネーブル信号ＭＥ’ｌＨ入力すると、几
り／ＷＲ変換回路１３は、自己ＣＰＵモジュールの番号
（あらかじめスイッチ１４で設定されているものとする
）と外部アドレスバス６２の上位ビットとを比較器１３
１で比較し、一致したときは、読み出し信号′にＴ５ｔ
−１それ以外は書き込み信号ＷＲ金単方向バッファ１５
をへて、ＲＡＭ１６に送出する。
り／ＷＲ変換回路１３は、自己ＣＰＵモジュールの番号
（あらかじめスイッチ１４で設定されているものとする
）と外部アドレスバス６２の上位ビットとを比較器１３
１で比較し、一致したときは、読み出し信号′にＴ５ｔ
−１それ以外は書き込み信号ＷＲ金単方向バッファ１５
をへて、ＲＡＭ１６に送出する。
第３図は几り／ＷＲ変換回路１３の具体的回路例を示す
ものである。
ものである。
ＲＡＭ１６は、ＣＰＵモジュールの数だけデーターエリ
アを持っている。ここで説明してる例では、４エリア（
Ａ−Ｄ）持つことになる。第２図中のＲＡＭ１６は、こ
のことを概念的に示している。
アを持っている。ここで説明してる例では、４エリア（
Ａ−Ｄ）持つことになる。第２図中のＲＡＭ１６は、こ
のことを概念的に示している。
エリアＡはＣＰＵモジュール１のＯＰＵのデータエリア
で、ＯＰＵステータスが入っている。同様にエリアＢ、
Ｏ，Ｄは、各々ＣＰＵモジュール２．３．４に対応して
いる。
で、ＯＰＵステータスが入っている。同様にエリアＢ、
Ｏ，Ｄは、各々ＣＰＵモジュール２．３．４に対応して
いる。
以上のよう碌構成から成シ、本発明は次のように動作す
る。
る。
通常各々のＯＰＵモジュールハ同一モジュール内のＲＡ
Ｍのデータを用い演算全行なうものとする。この時他の
ＣＰＵモジュールの状態は自己のＲＡＭの内部音読めば
良い。これはマルチＣＰＵコントローラ５によシ相互の
データの送受が行なわれるからである。このデータの転
送は一定周期（行なわれる。
Ｍのデータを用い演算全行なうものとする。この時他の
ＣＰＵモジュールの状態は自己のＲＡＭの内部音読めば
良い。これはマルチＣＰＵコントローラ５によシ相互の
データの送受が行なわれるからである。このデータの転
送は一定周期（行なわれる。
マルチＣＰＵコントローラは一定周期で各々のＯＰＵＫ
ＤＭＡ’ｅ要求し、アドレスとＭＥ信号を出すものであ
る。
ＤＭＡ’ｅ要求し、アドレスとＭＥ信号を出すものであ
る。
以下、第４図〜第８図に示した動作説明図を参照しなが
ら動作順序を説明する。
ら動作順序を説明する。
先ず第４図に示すように周期ＴでマルチＣＰＵコントロ
ーラ５は各ＣＰＵモジュールに対しダイレクトメモリア
クセス要求信号ＤＭＡＲＱｉ送出し、すべてのモジュー
ルがダイレクトメモリアクセスＭＥｔ−出力する。
ーラ５は各ＣＰＵモジュールに対しダイレクトメモリア
クセス要求信号ＤＭＡＲＱｉ送出し、すべてのモジュー
ルがダイレクトメモリアクセスＭＥｔ−出力する。
そして次に、第５図に示すようにＣＰＵモジュール１は
上位アドレスが自己アドレスとの一致によル、自己内部
の○○○番地の几ＡＭを読み出し外部データエリア６１
に送出する。他のＣＰＵモジュールはすべてこのデータ
を「１信号によシ自己内部のＲＡＭに書き込む。この場
合アドレスはインクリメントし、このサイクルヲ＜シか
えず。
上位アドレスが自己アドレスとの一致によル、自己内部
の○○○番地の几ＡＭを読み出し外部データエリア６１
に送出する。他のＣＰＵモジュールはすべてこのデータ
を「１信号によシ自己内部のＲＡＭに書き込む。この場
合アドレスはインクリメントし、このサイクルヲ＜シか
えず。
その後アドレスのインクリメントによシ、上位アドレス
が一致するモジュールは２となｊＤ 、ＣＰＵモジュー
ル１はデータの取込みＣＰＵモジュール２は送出側とな
る（第６図）。
が一致するモジュールは２となｊＤ 、ＣＰＵモジュー
ル１はデータの取込みＣＰＵモジュール２は送出側とな
る（第６図）。
そうしてこの周期が一周すると、各々のＯＰＵモジュー
ル内のＲＡＭ１ｌＣは共通のデータが入ったことになシ
、マルチＯＰＵコントローラ５はダイレクトメモリアク
セス要求信号ＤＭＡＲＱｉ落すことによル、各ＯＰＵモ
ジュールは平行してデータの処理を実行できる。（第７
．８図） 以上、ＯＰＵが４個の場合について説明したが、それ以
上についても、もちろんｉ用できることは言うまでもな
い。
ル内のＲＡＭ１ｌＣは共通のデータが入ったことになシ
、マルチＯＰＵコントローラ５はダイレクトメモリアク
セス要求信号ＤＭＡＲＱｉ落すことによル、各ＯＰＵモ
ジュールは平行してデータの処理を実行できる。（第７
．８図） 以上、ＯＰＵが４個の場合について説明したが、それ以
上についても、もちろんｉ用できることは言うまでもな
い。
以上述べたように、本発明によれば、各ＣＰＵが平行し
て処理を行なうことが可能となるので、実効効率の高い
マルチＯＰＵシステムを実現できる。
て処理を行なうことが可能となるので、実効効率の高い
マルチＯＰＵシステムを実現できる。
第１図は本発明実施例の概略図、第２図は本発明に係る
ＯＰＵモジュールのブロック図、８３図は本発明に係る
ＲＤ／ＷＲ切換回路の具体的回路図、第４図〜第８図は
、本）Ａ明の具体的動作を説明する図である。 １〜４・・・ＯＰＵモジュール、５・・・マルチＯＰＵ
コントμｍ２．６・・・外部パス、 特許出願人 株式会社安川電ｄＩＡ製作所第６問 第７門 第４門 第、、５″口
ＯＰＵモジュールのブロック図、８３図は本発明に係る
ＲＤ／ＷＲ切換回路の具体的回路図、第４図〜第８図は
、本）Ａ明の具体的動作を説明する図である。 １〜４・・・ＯＰＵモジュール、５・・・マルチＯＰＵ
コントμｍ２．６・・・外部パス、 特許出願人 株式会社安川電ｄＩＡ製作所第６問 第７門 第４門 第、、５″口
Claims (3)
- （１）ＯＰＵとメモリを備えるＣＰＵモジュール全複数
個と、前記メモリをダイレクトにアクセスコントロール
するマルチＯＰＵコン） ｃ：ｔ−ラドｆ共通の外部パ
スに接続したマルチＣＰＵシステムにおいて、前記各Ｃ
ＰＵモジュール内に読み出し／書き込み変換回路全般け
て、マルチＯＰＵコントローラが発したメモリイネーブ
ル信号全入力するとともにあらかじめ設定したＯＦυモ
ジュール番号と、マルチＯＰＵコントローラが発するア
ドレスデータの所定の一部とを比較し、一致するときは
、前記メモリイネーブル信号音読み出し信号に、一致し
ないときは書き込み信号に変換して、各々のメモリに送
出することによシひとりのＣＰＵモジュールのメモリー
データを他のＣＰＵモジュールのメモリーに一斉（転送
すること全特徴とする平行処理マルチＣＰＵシステム。 - （２）ＣＰＵモジュール番号は設定スイッチで設定する
ことを特徴とする特許請求の範囲第１項記載の平行処理
マルチＣＰＵシステム。 - （３）ＣＰＵモジュールの数を表現するビットｔｌ−上
位に設けたアドレスデータを用いることを特徴とする特
許請求の範囲第１項記載の平行処理マルチＣＰＵシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104243A JPS59229663A (ja) | 1983-06-13 | 1983-06-13 | 平行処理マルチｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104243A JPS59229663A (ja) | 1983-06-13 | 1983-06-13 | 平行処理マルチｃｐｕシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229663A true JPS59229663A (ja) | 1984-12-24 |
| JPS6363940B2 JPS6363940B2 (ja) | 1988-12-09 |
Family
ID=14375506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58104243A Granted JPS59229663A (ja) | 1983-06-13 | 1983-06-13 | 平行処理マルチｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229663A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64145U (ja) * | 1987-06-17 | 1989-01-05 | ||
| JPH02120961A (ja) * | 1988-10-29 | 1990-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 並列情報処理装置 |
| WO2000000903A1 (en) * | 1998-06-30 | 2000-01-06 | Mitsubishi Denki Kabushiki Kaisha | Multiple cpu unit |
| KR100527324B1 (ko) * | 1997-08-22 | 2006-01-27 | 소니 컴퓨터 엔터테인먼트 인코포레이티드 | 정보처리장치 |
-
1983
- 1983-06-13 JP JP58104243A patent/JPS59229663A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64145U (ja) * | 1987-06-17 | 1989-01-05 | ||
| JPH02120961A (ja) * | 1988-10-29 | 1990-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 並列情報処理装置 |
| KR100527324B1 (ko) * | 1997-08-22 | 2006-01-27 | 소니 컴퓨터 엔터테인먼트 인코포레이티드 | 정보처리장치 |
| WO2000000903A1 (en) * | 1998-06-30 | 2000-01-06 | Mitsubishi Denki Kabushiki Kaisha | Multiple cpu unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6363940B2 (ja) | 1988-12-09 |
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