JPH02120961A

JPH02120961A - 並列情報処理装置

Info

Publication number: JPH02120961A
Application number: JP27389088A
Authority: JP
Inventors: Hideo Kikuchi; 菊池　英夫; Takashi Yugawa; 湯川　高志
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1988-10-29
Filing date: 1988-10-29
Publication date: 1990-05-08
Anticipated expiration: 2013-01-28
Also published as: JP2705955B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は並列情報処理装置におけるメモリ間データ転送
方式に係り、詳しくは、並列情報処理装置内に設けられ
た相互に通信可能な演算ユニット間のメモリ間データ転
送を高速化する方式に関する。

〔従来の技術〕

近年、演算ユニットを２個以上、相互接続路（以下、バ
スと呼ぶ）により接続し、必要に応じて演算ユニツｌ−
間でデータを転送しあい、処理を各演算ユニットで分担
して並列に実行する並列情報処理装置が広く利用されて
きている。この種の並列情報処理装置において、ある演
算ユニット内のメモリ（Ｊｌ）所メモリ）の内容を他の
演算ユニット内のメモリ（局所メモリ）に転送する場合
、従来は各演算二二ツ１−を結合するバス上にデータ中
継用の共有メモリを設け、該共有メモリを介して行う方
式をとるのが一般的であった。

第５図に従来の並列情報処理装置におけるメモリ間デー
タ転送方式の構成例を示す、第５図において、複数の演
算ユニツｌ−１，２，・・・９はバス１０４により相互
に接続されている。演算ユニット１は中央処理装置（Ｃ
１）Ｕ）１１．局所メモリ（ＭＥＭ）１２、バスインタ
フェース回路（ＢＩＦ）１５よりなり１局所バス１４に
より相互に接続されている。他の演算ユニット２〜９の
構成も同様である。バス１０４には、更に各演算ユニッ
ト１〜９がデータ中継に利用する共有メモリ（ＭＥＭ）
１０が接続されている０例えば、演算ユニッ１−１内の
メモリ１２のデータを演算ユニット２内のメモリ２２に
転送する場合、演算ユニット１内のＣＰＵＩＬは、メモ
リ１２のデータをバスインタフェース回路１５、バス１
０４を介して、−旦、共有メモリ１０に転送し、演算ユ
ニット２に対して共有メモリ１０のアクセスを指示する
。？Ａ。

算ユニット１からの指示により、演算ユニッ１−２内の
ＣＰｔＪ２Ｌは共有メモリ１０からデータをあ２み出し
、バス１０４、バスインタフェース回路２５を介してメ
モリ２２に格納する。なお、共有メモリ１０のかわりに
、演算ユニツ１〜におけるバスインタフェース回路内の
バッファを用いることもある。

一方、単一の演算ユニットからなる情報処理装置におい
ては、従来からｃ　ｐ　Ｕ　＠作と独立にメモリを直ｊ
妾アクセスする所ｄ胃ダイレクト・メモリ・アクセス・
コントローラ（ＤＭＡコントローラ）が使用されている
。第６図はその構成例を示したもので、ＣＰＵＬｌ、メ
モリ１２、及びＤＭＡコントローラ（ＤＭＡＣ）１３が
局所バス１４に接続されている。

ＤＭＡコントローラについては、例えば、米国インテル
社製ＬＳＩ（品番８２３７Ａ）などで、典型的な概念が
確立されており１次のような一連の処理動作をおこなう
、すなわち、ＤＭＡＣＬ　３は、ＣＰＵＩＩからバス使
用権を獲得すると、予ゆプログラム化されたシーケンス
にしたがって送受双方のメモリ番地を次々と生成して、
メモリ１２の特定番地からメモリ１２の他の特定番地に
データ転送を連続的におこない、一連のデータ転送が終
了した時に当該バス使用権を放棄する。

〔発明が解決しようとする課題〕

従来技術において、中継用の共有メモリを使用する方式
では、ある演算ユニット内のＣＰＵが当該メモリの内容
を一旦共有メモリに転送し、これを知った他の演算ユニ
ット内のＣＰＵが、共有メモリから当該メモリに再度転
送するという二段階の処理が必要であった。このような
方式には、当然、転送に時間を要すると＼もに、中継用
の共有メモリを設けなくてはならないという自明な欠点
があるが、そのほかにも、中継転送中の共有メモリがこ
れと無関係な演算ユニットによって誤って使用されるこ
とのないように、バス使用権の調停をおこなや必要があ
ること、そのための制御回路が複雑であること、バス使
用効率の低下を引き起こすこと等の欠点が認められる。

一方、ＤＭＡコントローラを用いる方式は、ＣＰＵを介
さずにメモリ間のデータ転送を高速におこなうための効
果的な方法であるが、従来はデータ転送が１つのバス（
局所バス）内に限られていた。このため、複数の演算二
二ツ１へを有する並列情報処理装置では、そのまシ利用
することができないという欠点があった。

本発明の目的は、単一の演算ユニットおいて有効なりＭ
Ａコントローラの機能を拡張し、並列情報処理装置の複
数の演算ユニット間に跨るメモリ間データ転送を高速化
する方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明においては、少なく
ともプロセッサ、メモリ、ＤＭＡコンｌ−ローラが局所
バスにより接続された演算ユニットを複数個、相互接続
路により接続し、各演算ユニット内のＤＭＡコントロー
ラには、当該演算ユニット内のプロセッサからバスの使
用権を獲得する機能、当該バス使用権を放棄する機能、
当該バスを使用してメモリを読み書きする機能、他の演
算ユニットのＤＭＡコントローラに命令を与える機能、
当該他の演算ユニットのＤＭＡコントローラからの命令
を受け付ける機能、当該他の演算ユニットのＤＭＡコン
トローラからの命令を実行する機能、当該他の演算ユニ
ットのメモリを読み書きする機能等を持たせ、且つ、こ
れらの機能が分離独立に動作可能であるとする。

〔作　用〕

本発明の最も主要な特徴は、従来のＤＭＡコントローラ
が対応できなかった複数の演算ユニット間に跨るメモリ
間データ転送を実現するため、ＤＭＡコン１〜ローラの
機能に含まれるＣＰＵからバス使用権を獲得するための
ハンドシェイク機能とメモリ間データ転送機能を分離独
立させたこと、他のＤＭＡコントローラ間との命令送受
・実行機能を加えたこと、これらの機能が単独あるいは
組み合せて使用できるようにしたことにある。これによ
り、従来は、あるＣＰＵをホールドしたならば、その次
に必ずそのＣＰＵの局所バス内で一連のメモリ間データ
転送を実施しなければならなかったものが、分離独立な
単位機能の適当な組合せを用いることによって、並列情
報処理装置全体のＤＭＡ転送に拡張可能となる。

〔実施例〕

以下１本発明の一実施例について図面により説明する。

第１図は本発明の一実施例の構成図を示したものである
。第１図において、複数の演算ユニット１．２．・・・
９は相互接続路（バス）１０４により相互に接続されて
いる。演算ユニット１はＣＰＵ１１、局所メモリ（ＭＥ
Ｍ）１２．ＤＭＡコントローラ（ＤＭＡＣ）１３、バス
インタフェース回路（ＢＩｌ？）１５よりなり、これら
は局所バス１４により相互に接続されている。他の演算
ユニット２〜９の構成も同様である。なお、第１図では
、演算ユニットが９台からなる並列情報処理装置を示し
たが、一般に演算ユニットの数は２台以上であれば幾ら
でもよい。

第２図に本発明の中心をなすＤＭＡコントローラの内部
構成の一実施例を示す０便宜上、第２図では演算ユニッ
ト１内のＤＭＡコントローラ１３について示されている
が、他の演算ユニット内のＤＭＡコントローラについて
も同様である。二Ｎで、ＤＭＡコントローラ１３は内部
制御レジスタ群１３０．ＣＰＵホールド制御回路１３１
、メモリ間データ転送制御回路１３２、他ＣＰＵ間コン
トロール信号送受信回路１３３、システムバス権獲得制
御回路１３４．ＤＭＡ受付は回路１３５、命令実行制御
回路１３６よりなる。

以下、演算ユニット１のＤＭＡコントローラ１３がＤＭ
Ａ転送要求を発する側（以下、リクエスタと呼ぶ）、演
算ユニット２のＤＭＡコントローラ２３がこれを受ける
側（以下、ターゲットと呼ぶ）として、第１図及び第２
図の動作を併せて説明する。

演算ユニット１のＤＭＡコン！〜ローラ１３は、ＣＩ）
ＵＬＬからソフＩ−ウェア的に内部制御レジスタ群１３
０に書き込まれる形でＤＭＡ要求を受け付けるものとす
る（以下の説明は、工／○器等がらＤＭＡ受付は回路１
３５を経てＤＭＡ要求を受付ける場合も共通である）、
ＤＭＡ要求を受けると、まずＣＰＵホールド制御回路１
３１はＣＰＵ１１に対してホールド要求信号を発する。

ＣＰＵ１１はこれに答えて局所バス１４の使用権を放棄
し、同時にホールド許諾信号を返す０次に、システムバ
ス権獲得制御回路１３４がシステムバスインタフェース
回路１５を経由して、第１図では省略されているシステ
ムバス調停回路（所謂アービタ；　ＡＲＢ）に対してシ
ステムバス１０４のバス使用権要求（Ｒ号を発し、シス
テムバス調停回路がらバス使用許諾信号を受取る。こへ
までの段階で。

演算ユニット１のＤＭＡコントローラ１３は局所バス１
４とシステムバス１０４の使用権を獲得したことになる
。

次に、演算ユニット１のＤＭＡコントローラ１３は他Ｃ
ＰＵ間コントロール信号送受回路１３３から演算ユニッ
ト２にコントロール信号を送出する。コントロール信号
は１種類以上あるものとし、ＣＰｔＪｌ、１が内部制御
レジスタ群１３０に設定することによって与えられるも
のとする。こ＼では。

コントロール信号は演算ユニット２のＤＭＡコントロー
ラ２３に対して、演算ユニット２の局所バス２４の使用
権を獲得せよ、という意味を持つ制御命令であるものと
する。

演算ユニット２のターゲット側ＤＭＡコントローラ２３
内の他ＣＰｔＪ間コントロール信号送受回路２３３は、
上記コントロール信号を受信し、これに引続き、命令実
行制御回路２３は、コントロール信号を解釈してＤＭＡ
コントローラ２３内の関係回路を起動する。いま、コン
トロール信号がＣＰＵ２１のホールド要求であるので、
ＣＰＵホールド制御回路２３１がＣＰＵ２１に対してホ
ールド要求信号を発する。ＣＰＵ２１はこれに答えて局
所バス２４の使用権を放棄し、同時にホールド許諾信号
を返す、他ＣＰＵ間コントロール信号送受回路２３３は
、リクエスタ側ＤＭＡコントローラ１３の他ＣＰＵ間コ
ントロール信号送受信回路１３３に対して、コントロー
ル信号による制御命令の実行が完了したことを通知する
。こシまでの過程で、局所バス１４．システムバス１０
４、局所バス２４はすべて演算ユニット１のＤＭＡコン
トローラ１３が使用できる状態になる。

次に、演算ユニット１のＤＭＡコントローラ１３内のメ
モリ間データ転送制御回路１３２は、予め設定された内
部制御レジスタ群１３０内のりクエスタ側メモリアドレ
ス、ターゲット側メモリアドレス、アドレス歩進法、転
送総バイト数、転送方向などのデータにしたがい送受双
方のメモリ番地を次々と生成し、例えばメモリ１２の特
定番地からメモリ２２の他の特定番地にデータ転送を連
続的におこなう。

一連のデータ転送が終了した後、リクエスタ側ＤＭＡコ
ントローラ１３の他ＣＰＵ間コントロール信号送受回路
１３３からターゲット側ＤＭＡコントローラ２３の他Ｃ
ＰＵ間コントロール信号送受回路２３３に対して、ＤＭ
Ａコントローラ２３が局所バス２４を放棄するよう命令
するコントロール信号を送出する。これにより、バス使
用権獲得時と同様な手順で、ＤＭＡコントローラ２３の
内部回路である命令実行制御回路２３６．ＣＰＵホール
ド制御回路２３１などが動作して、ＤＭＡコントローラ
２３は局所バス２４を放棄し、ＣＰＵ２Ｌはホールドさ
れる以前に実行していた処理を再開できる状態になる。

放棄完了したことは、同様に、ＤＭＡコントローラ２３
からＤＭＡコントローラ１３に通知される。ＤＭＡコン
トローラ１３は、さらに、システムバス獲得制御回路１
３４に対してシステムバス１０４のバス使用権を放棄さ
せ、引続き、局所バス１４の使用権も放棄して、動作を
完了する。

以上の動作シーケンスをまとめて示すと、第３図のよう
になる。

なお、ＤＭＡコントローラ１３がＤＭＡ転送要求を受け
る側すなわちターゲットになる場合の動作は、これまで
の説明におけるＤＭＡコントローラ１３と２３の関係を
入れ換えて考えればよく、特に説明を要しないであろう
。

また、上記動作説明においては、演算ユニット１のＤＭ
Ａコントローラ１３から送出されたコントロール信号は
、演算ユニット２のＤＭＡコントローラ２３だけが受信
するように説明したが、これは、ＤＭＡコントローラ１
３が演算ユニット２を選択するための信号を同時に送出
していることを暗に含んでいるとしたものである。もし
、当該信号か全演算ユニットを選択するものとすれば、
演算ユニット１を除く全演算ユニットの他ＣＰＵ間コン
トロール信号送受信回路が動作し、すべての演算ユニッ
トの局所バスの使用権を各演算ユニットの局所バスの使
用権を各演算ユニットのＤＭＡコントローラが獲得し、
演算ユニット１のメモリ１２から他のすべての演算ユニ
ット内のメモリに対して同時に同一のデータを書込む動
作（放送と呼ぶ）が可能となる０例えば、演算ユニット
選択信号に演算ユニット番号を使用するとした場合、未
使用の演算ユニット番号の１つを全演算ユニット選択信
号とすることによって、このようなデータの放送が可能
である。

第４図は本発明の別の実施例のシステム構成を示したも
のである。即ち、これは演算ユニット１〜５を網接続し
た構成例である。各演算ユニット１〜５の構成は、第２
図と基本的に同様であるが、システムバスインタフェー
ス回路をネットワークインタフェース回路に置き換える
点が異なる。このような演算ユニット間のｍ接続におい
ても、第１図のバス接続と同様に演算ユニット間に跨る
メモリ間転送をおこなうことが可能である。

なお、これまでの説明では、本発明はメモリアドレス空
間のデータ転送に関するものとして説明したが、ＤＭＡ
コントローラがしばしば扱うＩ１０アドレス空間あるい
はメモリアドレス空間と工１０アドレス空間が混在する
場合でも同様に有効である。すなわち、Ｉ１０アドレス
空間を考１ＩＩｔする場合には、局所バス１４にＩ１０
機器が接続され、Ｉ１０機器からのＤＭＡ要求がＤＭＡ
受付は回路１３５に発出されることを想定すればよい。

〔発明の効果〕

以上説明したように、本発明によれば、ＣＩ）　Ｕ　。

メモリ、ＤＭＡコントローラが局所バスにより接続され
た演算ユニットを複数個、相互接続路により接続し、各
演算ユニットのＤＭＡコン１ヘローラに、ＣＰＵからバ
ス使用権を獲得あるいは放棄する機能と、メモリ間デー
タ転送機能を分離独立させたこと、他のＤＭＡコントロ
ーラを制御する機能を加えたことにより、演算ユニット
間に跨るメモリ間データ転送を高速に実行できる。また
、各種のバス要求、転送などの単位機能を適尚に組み合
せることによって、演算ユニット内外のデータ転送を、
軟柔、に実現することできる。さらに、演算ユニット間
のコントロール信号の種類を追加することによって、さ
らに複雑なりＭＡ転送制御を実行することも可能である
。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成図、第２図は第１
図におけるＤＭＡコントローラの詳細構成例を示す図、
第３図は第１図及び第２図にか＼わる動作シーケンス例
を示す図、第４図は本発明の別の実施例の概略構成図、
第５図は従来のメモリ間転送方式にか＼わる情報処理装
置の構成例を示す図、第６図は従来のＤＭＡコントロー
ラを備えた情報処理装置の構成例を示す図である。Ｌ、２．９・・・演算ユニット、１１．２１，９１・・・ＣＰＵ　（中央処理装置）、１
２．２２．９２・・・メモリ、１３．２３．９３・・・ＤＭＡコントローラ、１４．２
４，９４・・・局所バス、１５．２５．９５・・・システムバスインタフェース回
路　１０４・・・システムバス、１３０・・・内部制御レジス群。１３１・・・ＣＰＵホールド制御回路。１３２・・・メモリ間データ転送制御回路、３３・・・
他ＣＰＵ間コントローラ信号送受回路、３４・・・シス
テムバス権獲得制御回路、３５・・・ＤＭＡ受付は回路
、３６・・・命令実行制御回路。

Claims

【特許請求の範囲】

（１）少なくともプロセッサ、メモリ、ＤＭＡコントロ
ーラが局所バスにより接続された演算ユニットが複数個
、相互接続路により接続された情報処理装置において、演算ユニット内のＤＭＡコントローラは、少なくとも、
当該演算ユニット内のプロセッサからバスの使用権を獲
得する機能と、当該バス使用権を放棄する機能と、当該
バスを使用してメモリを読み書きする機能と、他の演算
ユニットのＤＭＡコントローラに命令を与える機能と、
当該他の演算ユニットのＤＭＡコントローラからの命令
を受け付ける機能と、当該他の演算ユニットのＤＭＡコ
ントローラからの命令を実行する機能と、当該他の演算
ユニットのメモリを読み書きする機能とを有し、且つ、
これらの機能が分離独立に動作可能であり、第１の演算ユニット内のＤＭＡコントローラが、当該第
１の演算ユニット内のプロセッサおよび第２の演算ユニ
ット内のプロセッサをそれぞれのバスから分離状態にし
た状態で、相互接続路を経由して、当該第１の演算ユニ
ット内のメモリと当該第２の演算ユニットのメモリとの
間で相互にデータの読み書き動作をおこなわしめること
を特徴とするメモリ間データ転送方式。
（２）演算ユニット内のＤＭＡコントローラは、当該演
算ユニット内のメモリから複数の他の演算ユニット内の
メモリに、同一データを書き込む放送機能を有すること
を特徴とする請求項（１）記載のメモリ間データ転送方
式。