JPS6070820A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6070820A JPS6070820A JP17800983A JP17800983A JPS6070820A JP S6070820 A JPS6070820 A JP S6070820A JP 17800983 A JP17800983 A JP 17800983A JP 17800983 A JP17800983 A JP 17800983A JP S6070820 A JPS6070820 A JP S6070820A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor integrated
- integrated circuit
- transistor
- ntl
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置に関する。
従来より、第１図に示すようなＮＴＩ−（ノン・スレツ
シヨルド・ロジック）回路が公知である。
シヨルド・ロジック）回路が公知である。
このようなＮＴＬ回路においては、その負荷の形態によ
り、動作レベルマージンが悪化するという問題があった
。例えば、出力をワイヤード論理構成とする場合、その
信号線数に従って合成負荷抵抗が変化してしまうこと、
あるいは比較的長い配線により接続することによって論
理チー１−間に配線抵抗が介在して、その負荷を相互に
おいて不均一としてしまう。
り、動作レベルマージンが悪化するという問題があった
。例えば、出力をワイヤード論理構成とする場合、その
信号線数に従って合成負荷抵抗が変化してしまうこと、
あるいは比較的長い配線により接続することによって論
理チー１−間に配線抵抗が介在して、その負荷を相互に
おいて不均一としてしまう。
そこで、本願発明者゛は、任意のＮＴｌ−回路を選択的
に擬似ＥＣＬ （エミッタ・カップルド・ロジック）回
路として用いることを考えた。
に擬似ＥＣＬ （エミッタ・カップルド・ロジック）回
路として用いることを考えた。
この発明の目的は、簡単な構成により動作マージンの拡
大を図った半導体集積回路装置を（に（Ｉｔすることに
ある。
大を図った半導体集積回路装置を（に（Ｉｔすることに
ある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともに詳細に説明する。
第２図には、この発明に係る半導体集積回路装置に用い
られる論理ゲート回路の一実施例の回路図が示されてい
る。
られる論理ゲート回路の一実施例の回路図が示されてい
る。
並列形態の人力トランジスタＱ１〜Ｑ３と、そのコレク
タ及びエミッタにそれぞれ設けられた抵抗Ｒ１，Ｒ２と
は、ＮＴＬ回路の入力段回路を構成する。上記トランジ
スタＱｌ−Ｑ３の共通化されたコレクタ出力を受けるエ
ミッタフォロワ出力１−ランジスタＱ４は、その出力段
回路を構成する。
タ及びエミッタにそれぞれ設けられた抵抗Ｒ１，Ｒ２と
は、ＮＴＬ回路の入力段回路を構成する。上記トランジ
スタＱｌ−Ｑ３の共通化されたコレクタ出力を受けるエ
ミッタフォロワ出力１−ランジスタＱ４は、その出力段
回路を構成する。
このようなＮＴＬ回路は、公知であるので、その動作の
詳細な説明を省略する。
詳細な説明を省略する。
この実施例では、上記構成の各Ｎ Ｔ Ｌ回路にそれぞ
れトランジスタＱ５が用意されている。特に制限されな
いが、このトランジスタＱ５のコレクタは、正の電源端
子（ＯＶ）に接続され、そのエミッタは、上記人力トラ
ンジスタＱ１〜Ｑ３の共通エミッタに接続されている。
れトランジスタＱ５が用意されている。特に制限されな
いが、このトランジスタＱ５のコレクタは、正の電源端
子（ＯＶ）に接続され、そのエミッタは、上記人力トラ
ンジスタＱ１〜Ｑ３の共通エミッタに接続されている。
そして、そのベースを公知のマスタースライス方式によ
って、基準電圧ＶＢ［ｌ側（ａ）又は負の電源端子−Ｖ
Ｅ「側（ｂ）に選択的に接続するものである。上記基Ｙ
ｒ−電圧ＶＲＢをトランジスタＱ５のベースに印加した
場合には、トランジスタＱ１〜Ｑ３とトランジスタＱ５
とが差動動作するので、基準電圧Ｖ曲をロジックスレッ
ショルド電圧とするＥＣＬｌ路として動作する。一方、
上記電源電圧−ＶＥＥをトランジスタＱ５のベースに印
加した場合には、一定のロジックスレッショルド電圧を
持たないＮＴＬｌ路として動作するとともに、１〜ラン
ジスタＱ５におＩ′Ｊる接合容量がトランジスタＱ１〜
Ｑ３の共通エミッタと電源端子−ＶＥＥとの間に設けら
れ、スピードアンプコンデンサとして作用するものとな
る。
って、基準電圧ＶＢ［ｌ側（ａ）又は負の電源端子−Ｖ
Ｅ「側（ｂ）に選択的に接続するものである。上記基Ｙ
ｒ−電圧ＶＲＢをトランジスタＱ５のベースに印加した
場合には、トランジスタＱ１〜Ｑ３とトランジスタＱ５
とが差動動作するので、基準電圧Ｖ曲をロジックスレッ
ショルド電圧とするＥＣＬｌ路として動作する。一方、
上記電源電圧−ＶＥＥをトランジスタＱ５のベースに印
加した場合には、一定のロジックスレッショルド電圧を
持たないＮＴＬｌ路として動作するとともに、１〜ラン
ジスタＱ５におＩ′Ｊる接合容量がトランジスタＱ１〜
Ｑ３の共通エミッタと電源端子−ＶＥＥとの間に設けら
れ、スピードアンプコンデンサとして作用するものとな
る。
第３図には、この発明に係る上記論理ケーＩ・回路の一
実施例のレイアウト図が示されている。
実施例のレイアウト図が示されている。
同図に破線で囲まれている部分には、上記１−ランジス
タＱ５を含むＮＴＬ回路を構成する基本セルＧ１〜Ｇ４
が形成される。そして、特に制限されないが、その中央
横方向に実線で示した上記基準電圧■ＢＢを供給する第
１層目のアルミニュウム配線が走っている。この配線に
は、上記トランジスタＱ５を構成するベースｔｊ４域Ｂ
に接続するコンタクトホール及び同図に破線で示Ｊ−よ
うな配線が設りられるか否かにより、上記基４″、１ｔ
ＩｆＶＢＢが供給される。なお、この実施例では、上記
フンタフ１〜ホールが設けられない時、トランジスタＱ
５のベースは開放状態にされる。
タＱ５を含むＮＴＬ回路を構成する基本セルＧ１〜Ｇ４
が形成される。そして、特に制限されないが、その中央
横方向に実線で示した上記基準電圧■ＢＢを供給する第
１層目のアルミニュウム配線が走っている。この配線に
は、上記トランジスタＱ５を構成するベースｔｊ４域Ｂ
に接続するコンタクトホール及び同図に破線で示Ｊ−よ
うな配線が設りられるか否かにより、上記基４″、１ｔ
ＩｆＶＢＢが供給される。なお、この実施例では、上記
フンタフ１〜ホールが設けられない時、トランジスタＱ
５のベースは開放状態にされる。
また、基準電圧Ｖ［］Ｂを供給する第１層目のアルミニ
ュウム配線とベース領域Ｂとを選択的に接続する方法は
、上記実施例に限定なれない。例えば、すべてのベース
争域Ｂに予め上記コンタクトホールを形成しておく。次
に上記第１層目のアルミニュウム配線を、そのパターン
を適当に変形して形成する。これにより所望のベース領
域Ｂにフンタフ１〜ホールを介して第１Ｍ目アルミニュ
ウＬ配線を接続できる。この方法によれば、第１ＦＪ目
アルミニユウム配線のパターンを変えるだけで容易に回
路構成の切り換えを行うことができる。
ュウム配線とベース領域Ｂとを選択的に接続する方法は
、上記実施例に限定なれない。例えば、すべてのベース
争域Ｂに予め上記コンタクトホールを形成しておく。次
に上記第１層目のアルミニュウム配線を、そのパターン
を適当に変形して形成する。これにより所望のベース領
域Ｂにフンタフ１〜ホールを介して第１Ｍ目アルミニュ
ウＬ配線を接続できる。この方法によれば、第１ＦＪ目
アルミニユウム配線のパターンを変えるだけで容易に回
路構成の切り換えを行うことができる。
第４図には、この発明の一実施例の論理ゲート回路の回
路図が示されている。
路図が示されている。
この実施例では、論理ゲート回路Ｅ ＣＬ １〜ＥＣＬ
３のように、その出力をワイヤード論理構成とするもの
を」−記第２図の実施例回路の］〜ランジスクＱ５のベ
ースに基￥電圧ＶＢεを印加して、実質的なＥＣＬ回路
として動作させる。一方、論理ゲート回路ＮＴＬ１〜Ｎ
ＴＩ、３のように、その出力がワイヤード論理構成を採
らないものを」二記第２図の実施例回路のトランジスタ
Ｑ５のベースに負の電源電圧−ＶＦＥを印加して、Ｎ
Ｔ ＋−回路として動作させる。このように、この実施
例ではその論理形式に応じて、Ｌ記Ｅ Ｃ１，、回路又
はＮＴＬ回路構成となるようにその結線を行うものであ
る。
３のように、その出力をワイヤード論理構成とするもの
を」−記第２図の実施例回路の］〜ランジスクＱ５のベ
ースに基￥電圧ＶＢεを印加して、実質的なＥＣＬ回路
として動作させる。一方、論理ゲート回路ＮＴＬ１〜Ｎ
ＴＩ、３のように、その出力がワイヤード論理構成を採
らないものを」二記第２図の実施例回路のトランジスタ
Ｑ５のベースに負の電源電圧−ＶＦＥを印加して、Ｎ
Ｔ ＋−回路として動作させる。このように、この実施
例ではその論理形式に応じて、Ｌ記Ｅ Ｃ１，、回路又
はＮＴＬ回路構成となるようにその結線を行うものであ
る。
この実施例では、−ヒ述のようにＮＴＬ回路としての動
作レヘルマージンが厳しい論理構成を採る論理ゲートブ
ロックは、ＥＣＬｌ路として動作させることにより、そ
のレヘルマージンを確保することできる。一方、ＮＴＬ
回路を用いても十分な動作レヘルマージンが（尋られる
論理構成を採る論理ゲーｉ−ブロックは、そのままＮＴ
Ｌ回路として１す１作させるものである。したがって、
必ＸＪ３！な動作マージンを確保しつつ、高速動作を実
現したディジクル半導体集積回路を得ることができる。
作レヘルマージンが厳しい論理構成を採る論理ゲートブ
ロックは、ＥＣＬｌ路として動作させることにより、そ
のレヘルマージンを確保することできる。一方、ＮＴＬ
回路を用いても十分な動作レヘルマージンが（尋られる
論理構成を採る論理ゲーｉ−ブロックは、そのままＮＴ
Ｌ回路として１す１作させるものである。したがって、
必ＸＪ３！な動作マージンを確保しつつ、高速動作を実
現したディジクル半導体集積回路を得ることができる。
また、上記ｌ・ランジスタＱ５は、第２図の実施例回路
のように負の電源電圧−ＶＥＦを印加するものとしても
、第３図の実施例のように開放状態としても、その接合
容量によりＮＴＬ回路のスピードアソプコンデンザとし
て作用するので、有効に利用することができる。
のように負の電源電圧−ＶＥＦを印加するものとしても
、第３図の実施例のように開放状態としても、その接合
容量によりＮＴＬ回路のスピードアソプコンデンザとし
て作用するので、有効に利用することができる。
さらに、上述のようにマスタースライス方式により、そ
の回路構成を決定するものでは、何等製造工程を増加さ
せる必要がない。
の回路構成を決定するものでは、何等製造工程を増加さ
せる必要がない。
この発明は、前記実施イ列に限定されない。
上記トランジスタＱ５は、そのコレクタ及びエミ・７タ
の結線もその論理構成に応じて切り換えるようにするも
のであってもよいうまた、上記！・ランジスタＱ５のエ
ミッタは、−上記同様に固定接続しておいて、そのベー
スを選択的にエミッタ側に接続して、その・＼−ス、」
レクタ間接合を上記スピードア・／プコンデ〉′すを冑
るものであってもよいつ また、ト記）−ランジスタＱ５のベース配線の切り換え
を行う配線手段は、第２１Ｎ目のアルミニュウム層を用
いるもの等種々の実施形態を採ることができろものであ
る。
の結線もその論理構成に応じて切り換えるようにするも
のであってもよいうまた、上記！・ランジスタＱ５のエ
ミッタは、−上記同様に固定接続しておいて、そのベー
スを選択的にエミッタ側に接続して、その・＼−ス、」
レクタ間接合を上記スピードア・／プコンデ〉′すを冑
るものであってもよいつ また、ト記）−ランジスタＱ５のベース配線の切り換え
を行う配線手段は、第２１Ｎ目のアルミニュウム層を用
いるもの等種々の実施形態を採ることができろものであ
る。
この発明は、各種情報処理を行う半導体集積回路装置に
広く適用することができる。
広く適用することができる。
第１図は、従来のＮＴＩ、回路の一例を示ず回１／３図
、 第２図は、この発明の一実施例を示を論理ゲート回路の
回路図、 第３図は、そのレイアウトの−（り１．Ｉ ｔＺ示すレ
イアウト図、 第４図は、この発明の一実施１列を、ｊＪず尼理回路図
である。 第 １ 図 第 ２ 図 第３図 第 ４ 図 ハ／Ｔと２
、 第２図は、この発明の一実施例を示を論理ゲート回路の
回路図、 第３図は、そのレイアウトの−（り１．Ｉ ｔＺ示すレ
イアウト図、 第４図は、この発明の一実施１列を、ｊＪず尼理回路図
である。 第 １ 図 第 ２ 図 第３図 第 ４ 図 ハ／Ｔと２
Claims (1)
- 【特許請求の範囲】 １、エミッタフォロワ出力トランジスタを有するＮＴＬ
ゲーｌ−回路と、このＮＴＬゲート回路の入力段トラン
ジスタに対して選択的に差動形態に接続され、そのヘー
スに基準電圧が印加されるトランジスタとを含むことを
特徴とする半導体集積回路装置。 ２、上記選択的に差動形態にされるトランジスタは、各
ＮＴＬゲート回路に対応して用怠されるものであり、マ
ノ、クースライス方式により上記人力１９ ＋・ランシ
スタに対して選択的に上記差動形態又はスピードアップ
コンデンサとして接続されるものであることを特徴とす
る特許請求の範囲第り項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17800983A JPS6070820A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17800983A JPS6070820A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6070820A true JPS6070820A (ja) | 1985-04-22 |
Family
ID=16040959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17800983A Pending JPS6070820A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070820A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495258A (ja) * | 1972-05-01 | 1974-01-17 | ||
| JPS5826200A (ja) * | 1981-08-10 | 1983-02-16 | 日立電線株式会社 | 洞道換気孔部 |
-
1983
- 1983-09-28 JP JP17800983A patent/JPS6070820A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495258A (ja) * | 1972-05-01 | 1974-01-17 | ||
| JPS5826200A (ja) * | 1981-08-10 | 1983-02-16 | 日立電線株式会社 | 洞道換気孔部 |
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