JPS5923655B2 - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS5923655B2 JPS5923655B2 JP54024113A JP2411379A JPS5923655B2 JP S5923655 B2 JPS5923655 B2 JP S5923655B2 JP 54024113 A JP54024113 A JP 54024113A JP 2411379 A JP2411379 A JP 2411379A JP S5923655 B2 JPS5923655 B2 JP S5923655B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- phase
- signal
- phase comparator
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、磁気記録装置の位相同期回路に関し、特に不
感帯のない位相比較器を備えたジッタの少い位相同期回
路に関するものである。
感帯のない位相比較器を備えたジッタの少い位相同期回
路に関するものである。
ＦＭ方式、ＰＭ方式を用いて記録再生を行う磁気記録装
置では、信号のレベル変動や位置ずれが存在して、も情
報を読出すことができ、また情報ビット自体をクロック
信号にも使用できるので、高記録密度を実現できる。
置では、信号のレベル変動や位置ずれが存在して、も情
報を読出すことができ、また情報ビット自体をクロック
信号にも使用できるので、高記録密度を実現できる。
磁気記録のデータとクロックを弁別するために、通常、
位相同期回路（以下ＶＦＯ回路）が設けられる。ＶＦＯ
回路は、第１図に示すように、位相比較器１、低域漏波
器２、および電圧制御発振器（以下ＶＣＯ）３から構成
されるＰＬＬである。
位相同期回路（以下ＶＦＯ回路）が設けられる。ＶＦＯ
回路は、第１図に示すように、位相比較器１、低域漏波
器２、および電圧制御発振器（以下ＶＣＯ）３から構成
されるＰＬＬである。
このうち、位相比較器１は、２つの信号の位相を比較し
、その差を出力する回路であり、低域漏波器２は位相比
較器１の出力のうち必要な周波数成分を取出し、ＶＣＯ
制御電圧を作る。また、ＶＣＯ３は、低域漏波器２によ
つて作られた制御電圧で発振周波数を変えるとともに、
この出力を位相比較器１の入力信号にする。無人力時に
は、ＶＣＯ３はある一定の自走周波数で発振しているが
、入力信号ＩＮが入ると先ず位相比較器１において入力
信号ＩＮの位相φ１とＶＣＯ３の出力信号の位相φ２と
を比較し、その位相差φ１−φ２に比例した差信号を発
生する。
、その差を出力する回路であり、低域漏波器２は位相比
較器１の出力のうち必要な周波数成分を取出し、ＶＣＯ
制御電圧を作る。また、ＶＣＯ３は、低域漏波器２によ
つて作られた制御電圧で発振周波数を変えるとともに、
この出力を位相比較器１の入力信号にする。無人力時に
は、ＶＣＯ３はある一定の自走周波数で発振しているが
、入力信号ＩＮが入ると先ず位相比較器１において入力
信号ＩＮの位相φ１とＶＣＯ３の出力信号の位相φ２と
を比較し、その位相差φ１−φ２に比例した差信号を発
生する。
この差信号は、低域漏波器２を通りＶＣＯ制御電圧とな
り、ＶＣＯ発振周波数を入力信号ＩＮに近づける方向に
制御する。これにより、ＶＣＯ出力は、入力信号ＩＮと
同期して発振するように制御される。第２図は、従来の
ＶＦＯにおける位相比較器の゛動作タイム・チャート、
第４図は従来の位相比較器の一例を示す構成図である。
り、ＶＣＯ発振周波数を入力信号ＩＮに近づける方向に
制御する。これにより、ＶＣＯ出力は、入力信号ＩＮと
同期して発振するように制御される。第２図は、従来の
ＶＦＯにおける位相比較器の゛動作タイム・チャート、
第４図は従来の位相比較器の一例を示す構成図である。
位相比較器１は、第２図ｂのデータＩＮが入力されたと
きのみその位相φ、と第２図ａ（７）ＶＣＯ３の出力の
位相φ２との差を検出して第２図ｇに示すような１φ、
−φ２１の幅の′々ルス出力を発生する。
きのみその位相φ、と第２図ａ（７）ＶＣＯ３の出力の
位相φ２との差を検出して第２図ｇに示すような１φ、
−φ２１の幅の′々ルス出力を発生する。
従来の位相比較器１は、第４図に示すように、入力信号
ＩＮの立上りでセットされ、ある一定時間経過後に立下
るモノステーブル回路４と入力信号ＩＮの立上りでセッ
トされ、ＶＣ０３の出力ＯＵＴで立下るデータ・ラッチ
５と、論理ゲート群Ｎ１〜Ｎ３および電流切換回路（デ
イジタル・アナログ変換回路）Ｑ１〜Ｑ４により構成さ
れている。
ＩＮの立上りでセットされ、ある一定時間経過後に立下
るモノステーブル回路４と入力信号ＩＮの立上りでセッ
トされ、ＶＣ０３の出力ＯＵＴで立下るデータ・ラッチ
５と、論理ゲート群Ｎ１〜Ｎ３および電流切換回路（デ
イジタル・アナログ変換回路）Ｑ１〜Ｑ４により構成さ
れている。
モノステーブル回路４でトリガされた第２図ｃに示すＭ
Ｓ信号と、データ・ラツチ５でトリガされた第２図ｄに
示すＤＬ信号により、論理ゲートＮｌ，Ｎ２，Ｎ３を用
いて第２図ｅに示すインクリーズ信号１ＮＣあるいは第
２図ｆに示すデクリーズ信号ＤＥＣを発生し、インクリ
ーズ信号を電流切換回路のトランジスタＱ２のベースに
供給する一方、デクリーズ信号を電流切換回路のトラン
ジスタＱ４のベースに供給して、デイジタル・アナログ
変換回路を駆動する。いま、仮にデータＩＮの位相がＶ
ＣＯ３の位相より進んでいるとすれば、位相比較器１は
その差に比例したインクリーズ信号１ＮＣを発生し、Ｖ
ＣＯ発振周波数を上げ、逆にデータ位相がＶＣＯ位相よ
り遅れているとすれば、位相比較器１はデクリーズ信号
ＤＥＣを発生し、ＶＣＯ発振周波数を下げる働きをする
。
Ｓ信号と、データ・ラツチ５でトリガされた第２図ｄに
示すＤＬ信号により、論理ゲートＮｌ，Ｎ２，Ｎ３を用
いて第２図ｅに示すインクリーズ信号１ＮＣあるいは第
２図ｆに示すデクリーズ信号ＤＥＣを発生し、インクリ
ーズ信号を電流切換回路のトランジスタＱ２のベースに
供給する一方、デクリーズ信号を電流切換回路のトラン
ジスタＱ４のベースに供給して、デイジタル・アナログ
変換回路を駆動する。いま、仮にデータＩＮの位相がＶ
ＣＯ３の位相より進んでいるとすれば、位相比較器１は
その差に比例したインクリーズ信号１ＮＣを発生し、Ｖ
ＣＯ発振周波数を上げ、逆にデータ位相がＶＣＯ位相よ
り遅れているとすれば、位相比較器１はデクリーズ信号
ＤＥＣを発生し、ＶＣＯ発振周波数を下げる働きをする
。
このインクリーズ信号１ＮＣおよびデクリーズ信号ＤＥ
Ｃにより、デイジタル・アナログ変換回路は駆動される
が、第４図に示す回路方式の場合、インクリーズ信号１
ＮＣまたはデクリーズ信号ＤＥＣの発生パルス幅が狭く
なると、デイジタル・アナログ変換回路の動作速度の影
響により、出力電圧がパルス幅に比例しなくなり、電流
切換回路は幅５ｎＳ程度の短いパルスでは動作しなくな
る。
Ｃにより、デイジタル・アナログ変換回路は駆動される
が、第４図に示す回路方式の場合、インクリーズ信号１
ＮＣまたはデクリーズ信号ＤＥＣの発生パルス幅が狭く
なると、デイジタル・アナログ変換回路の動作速度の影
響により、出力電圧がパルス幅に比例しなくなり、電流
切換回路は幅５ｎＳ程度の短いパルスでは動作しなくな
る。
この場合、位相比較器１における位相差φ１−４と制御
電圧Ｖｃの関係を示す特性曲線は、第３図に示すように
不感帯Ｎが生じて非直線となる。不感帯があると、その
部分で位相比較器１の出力が発生しないため、ＶＣＯ３
の位相が不感帯となり、ジツタを生ずる。これにより、
ＶＦＯ回路の入力である読出しデータの位相マージンが
減少し、読出し誤りを起し易くなる。本発明の目的は、
このような欠点を解消するため、デイジタル・アナログ
変換回路の影響をなくし、位相比較回路の出力電圧が入
力位相差に比例するようにして、読出しデータの位相マ
ージンを向＋させるような位相同期回路を提供すること
にある。
電圧Ｖｃの関係を示す特性曲線は、第３図に示すように
不感帯Ｎが生じて非直線となる。不感帯があると、その
部分で位相比較器１の出力が発生しないため、ＶＣＯ３
の位相が不感帯となり、ジツタを生ずる。これにより、
ＶＦＯ回路の入力である読出しデータの位相マージンが
減少し、読出し誤りを起し易くなる。本発明の目的は、
このような欠点を解消するため、デイジタル・アナログ
変換回路の影響をなくし、位相比較回路の出力電圧が入
力位相差に比例するようにして、読出しデータの位相マ
ージンを向＋させるような位相同期回路を提供すること
にある。
本発明においては、インクリーズ信号１ＮＣ、デクリー
ズ信号ＤＥＣを発生することなく、入力信号１Ｎの立上
りで立上り、ある一定時間経過後立下る第１の信号（Ｍ
Ｓ信号）と、入力信号１Ｎの立上りで立上りＶＣＯの出
力で立下る第２の信号（ＤＬ信号）を直接デイジタル・
アナログ変換回路の入力とする。
ズ信号ＤＥＣを発生することなく、入力信号１Ｎの立上
りで立上り、ある一定時間経過後立下る第１の信号（Ｍ
Ｓ信号）と、入力信号１Ｎの立上りで立上りＶＣＯの出
力で立下る第２の信号（ＤＬ信号）を直接デイジタル・
アナログ変換回路の入力とする。
その場合、第１の信号を入力としてデイジタル・アナロ
グ変換回路の第１の方向の電流に変換し、他方の第２の
信号を入力としてデイジタル・アナログ変換回路の第１
の方向と逆方向の電流に変換する。以下、本発明の実施
例を、図面により説明する。
グ変換回路の第１の方向の電流に変換し、他方の第２の
信号を入力としてデイジタル・アナログ変換回路の第１
の方向と逆方向の電流に変換する。以下、本発明の実施
例を、図面により説明する。
第５図は、本発明による位相比較器の構成図であり、第
６図は第５図の位相比較器の特性曲線図である。本発明
では、第５図に示すように、モノステーブル回路４の出
力であるＭＳ信号と、データ・ラツチ回路５の出力であ
るＤＬ信号を、直接デイジタル・アナログ変換回路に入
力することにより、回路の動作速度による影響をなくす
。
６図は第５図の位相比較器の特性曲線図である。本発明
では、第５図に示すように、モノステーブル回路４の出
力であるＭＳ信号と、データ・ラツチ回路５の出力であ
るＤＬ信号を、直接デイジタル・アナログ変換回路に入
力することにより、回路の動作速度による影響をなくす
。
その場合、第５図では、ＤＬ信号はレベル変換回路（Ｑ
５，Ｑ６）を介して電圧を上げてから電流切換回路のト
ランジスタＱｌ，Ｑ２のベースに供給される。すなわち
、従来は第４図に示すように位相差１φ１φ２Ｋ得るた
め、論理ゲートＮ１〜Ｎ３により減算していたが、本発
明ではデイジタル・アナログ変換回路において減算を行
うようにする。モノステーブル回路４の出力信号ＭＳを
デ゛イジタル・アナログ変換回路のトランジスタＱ３，
Ｑ４のベースに供給することにより、低域漏波器２に対
して。
５，Ｑ６）を介して電圧を上げてから電流切換回路のト
ランジスタＱｌ，Ｑ２のベースに供給される。すなわち
、従来は第４図に示すように位相差１φ１φ２Ｋ得るた
め、論理ゲートＮ１〜Ｎ３により減算していたが、本発
明ではデイジタル・アナログ変換回路において減算を行
うようにする。モノステーブル回路４の出力信号ＭＳを
デ゛イジタル・アナログ変換回路のトランジスタＱ３，
Ｑ４のベースに供給することにより、低域漏波器２に対
して。
の方向の電流に変換し、またデータ・ラツチ回路５の出
力信号ＤＬをレベル変換回路のトランジスタＱ５，Ｑ６
のベースに供給し、駆動可能なレベルまで上げてからデ
イジタル・アナログ変換回路のトランジスタＱｌ，Ｑ２
のベースに供給することにより、低域漏波器２に対して
Ｉ。と反対方向の電流に変換する。このように、本発明
では、位相差φ，−φ２によりパルスを作成することな
く、モノステーブル回路４とデータ・ラツチ回路５の出
力をそのまま電流切換回路に供給し、電流切換回路の動
作速度による影響をなくすことができるので、第６図に
示すように、位相比較器１の直線性は大幅に改善され、
その結果として、ＶＦＯ回路の特性が計算式と一致する
。
力信号ＤＬをレベル変換回路のトランジスタＱ５，Ｑ６
のベースに供給し、駆動可能なレベルまで上げてからデ
イジタル・アナログ変換回路のトランジスタＱｌ，Ｑ２
のベースに供給することにより、低域漏波器２に対して
Ｉ。と反対方向の電流に変換する。このように、本発明
では、位相差φ，−φ２によりパルスを作成することな
く、モノステーブル回路４とデータ・ラツチ回路５の出
力をそのまま電流切換回路に供給し、電流切換回路の動
作速度による影響をなくすことができるので、第６図に
示すように、位相比較器１の直線性は大幅に改善され、
その結果として、ＶＦＯ回路の特性が計算式と一致する
。
ただ、第５図では、電流切換回路の電流１１とＩｄの値
が、電源電圧、温度等により別個に変動すると、１１と
ｄの相関関係が変動してしまい、位相比較器の特性に偏
差が生ずる。
が、電源電圧、温度等により別個に変動すると、１１と
ｄの相関関係が変動してしまい、位相比較器の特性に偏
差が生ずる。
第７図は、本発明の他の実施例を示す位相比較器の構成
図である。
図である。
第７図では、第５図で説明したような特性の偏差が生じ
ないように、トランジスタＱ７〜ＱｌＯからなる定電流
回路を追加し、電源電圧変動等に対してＩｉとＩｄが相
関関係を保つて変動するようにする。
ないように、トランジスタＱ７〜ＱｌＯからなる定電流
回路を追加し、電源電圧変動等に対してＩｉとＩｄが相
関関係を保つて変動するようにする。
すなわち、定電流回路のトランジスタＱ７，Ｑ８は、電
流切換回路のトランジスタＱｌ，Ｑ２のエミツタ電流←
定に保ち、、また他の定電流回路のトランジスタＱ９，
ＱｌＯは、電流切換回路のトランジスタＱ３，Ｑ４のエ
ミツタ電流を一定に保つ。なお、第５図、第７図におけ
るＭＳ信号およびＤＬ信号のパルス幅は、通常４０ｎＳ
程度である。以上説明したように、本発明によれば、位
相比較器の直線性が大幅に改善されるので、所望の特性
を持つた位相同期回路が得られ、磁気記録装置における
読出しデータの位相マージンを向上させることができる
。
流切換回路のトランジスタＱｌ，Ｑ２のエミツタ電流←
定に保ち、、また他の定電流回路のトランジスタＱ９，
ＱｌＯは、電流切換回路のトランジスタＱ３，Ｑ４のエ
ミツタ電流を一定に保つ。なお、第５図、第７図におけ
るＭＳ信号およびＤＬ信号のパルス幅は、通常４０ｎＳ
程度である。以上説明したように、本発明によれば、位
相比較器の直線性が大幅に改善されるので、所望の特性
を持つた位相同期回路が得られ、磁気記録装置における
読出しデータの位相マージンを向上させることができる
。
第１図は一般のＶＦＯ回路のプロツク構成図、第２図は
従来のＶＦＯにおける位相比較器の動作タイム・チヤー
ト、第３図は従来の位相比較器の特性曲線図、第４図は
従来の位相比較器の構成例図、第５図は本発明の実施例
を示す位相比較器の構成図、第６図は第５図の特性曲線
図、第７図は本発明の他の実施例を示す位相比較器の構
成図である。 １・・・・・・位相比較器、２・・・・・・低域漏波器
、３・・・・・・電圧ＦｂｌＷＩｊ発振器（ＣＯ）、４
・・・・・・モノステーブル回路、５・・・・・・デー
タ・ラツチ回路、Ｎ１〜Ｎ５・・・・・・論理ゲート、
ＩＮ・・・・・・入力信号、Ｎ・・・・・・不感帯、Ｑ
，〜ＱｌＯ・・・・・・トランジスタ、ＶＯ・・・・・
−Ｆｂ―電圧、φ，，φ２・・・・・・信号の位相。
従来のＶＦＯにおける位相比較器の動作タイム・チヤー
ト、第３図は従来の位相比較器の特性曲線図、第４図は
従来の位相比較器の構成例図、第５図は本発明の実施例
を示す位相比較器の構成図、第６図は第５図の特性曲線
図、第７図は本発明の他の実施例を示す位相比較器の構
成図である。 １・・・・・・位相比較器、２・・・・・・低域漏波器
、３・・・・・・電圧ＦｂｌＷＩｊ発振器（ＣＯ）、４
・・・・・・モノステーブル回路、５・・・・・・デー
タ・ラツチ回路、Ｎ１〜Ｎ５・・・・・・論理ゲート、
ＩＮ・・・・・・入力信号、Ｎ・・・・・・不感帯、Ｑ
，〜ＱｌＯ・・・・・・トランジスタ、ＶＯ・・・・・
−Ｆｂ―電圧、φ，，φ２・・・・・・信号の位相。
Claims (1)
- １ 入力信号と電圧制御発振器の各位相を比較して位相
差に比例した信号を出力する位相比較器を備えた位相同
期回路において、上記位相比較器内に、上記入力信号の
立上りで立上り、ある定められた時間経過後立下るモノ
ステーブル回路、上記入力信号の立上りで立上り、上記
電圧制御発振器の出力で立下るデータ・ラッチ回路、お
よび上記モノステーブル回路とデータ・ラッチ回路の出
力をそのまま入力とするディジタル・アナログ変換回路
を具備することを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54024113A JPS5923655B2 (ja) | 1979-02-28 | 1979-02-28 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54024113A JPS5923655B2 (ja) | 1979-02-28 | 1979-02-28 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55115738A JPS55115738A (en) | 1980-09-05 |
| JPS5923655B2 true JPS5923655B2 (ja) | 1984-06-04 |
Family
ID=12129266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54024113A Expired JPS5923655B2 (ja) | 1979-02-28 | 1979-02-28 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923655B2 (ja) |
-
1979
- 1979-02-28 JP JP54024113A patent/JPS5923655B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55115738A (en) | 1980-09-05 |
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