JPH048862B2 - - Google Patents
Info
- Publication number
- JPH048862B2 JPH048862B2 JP59107346A JP10734684A JPH048862B2 JP H048862 B2 JPH048862 B2 JP H048862B2 JP 59107346 A JP59107346 A JP 59107346A JP 10734684 A JP10734684 A JP 10734684A JP H048862 B2 JPH048862 B2 JP H048862B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- clock
- data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000013075 data extraction Methods 0.000 claims description 6
- 230000000630 rising effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000005070 sampling Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
発明の属する技術分野
本発明はデイジタルデイスクや、デイジタルテ
ープレコーダー等のデータ抜取回路に係り、特に
ジツターやレベル変動に対しても影響されない抜
取り回路に関するものである。
ープレコーダー等のデータ抜取回路に係り、特に
ジツターやレベル変動に対しても影響されない抜
取り回路に関するものである。
従来技術とその問題点
光デイスクやテープレコーダーなどにおいて、
記録されたデータを取り出す場合、信号のスライ
スレベルや抜取りクロツクとの位相を正しく合せ
る必要があるが、この場合、信号にはレベル変
動、波形歪やジツターなどがあり、これらに対し
自動的に信号にクロツクを追随させるために位相
サーボループ（PLL）による発振器を用いて抜
取つており、又、データのスライスに関しても自
動的に最適になるようにしている。しかし、これ
らは独立した回路を用いており複雑化している。
記録されたデータを取り出す場合、信号のスライ
スレベルや抜取りクロツクとの位相を正しく合せ
る必要があるが、この場合、信号にはレベル変
動、波形歪やジツターなどがあり、これらに対し
自動的に信号にクロツクを追随させるために位相
サーボループ（PLL）による発振器を用いて抜
取つており、又、データのスライスに関しても自
動的に最適になるようにしている。しかし、これ
らは独立した回路を用いており複雑化している。
発明の目的
本発明は上記欠点に鑑みなされたもので簡単な
回路で正しい抜取を行う様にするためにデータを
コンパレータでスライスし、その出力をPLL発
振器で抜出し、前のスライス信号と抜出しデータ
との位相を一定とするようにPLLおよびコンパ
レータスライスレベルをコントロールする様にし
たものでレベル時間の変動によらず正しくデータ
を抜き出す回路を得ることを目的とするものであ
る。
回路で正しい抜取を行う様にするためにデータを
コンパレータでスライスし、その出力をPLL発
振器で抜出し、前のスライス信号と抜出しデータ
との位相を一定とするようにPLLおよびコンパ
レータスライスレベルをコントロールする様にし
たものでレベル時間の変動によらず正しくデータ
を抜き出す回路を得ることを目的とするものであ
る。
発明の構成
そして上記目的は本発明によれば入力信号を帰
還電圧でスライスするスライス手段と、該スライ
ス手段出力を電圧制御発振器からのクロツクによ
つてラツチするラツチ手段と、スライス手段出力
の立上り点とクロツク点及び立下り点とクロツク
点のパルス間隔に対応した電圧をそれぞれ発生さ
せ、この両電圧の差分によつて入力の帰還電圧と
なし、和分によつて電圧制御発振器のコントロー
ル電圧とするようになしたデーター抜出回路を提
供することで達成される。
還電圧でスライスするスライス手段と、該スライ
ス手段出力を電圧制御発振器からのクロツクによ
つてラツチするラツチ手段と、スライス手段出力
の立上り点とクロツク点及び立下り点とクロツク
点のパルス間隔に対応した電圧をそれぞれ発生さ
せ、この両電圧の差分によつて入力の帰還電圧と
なし、和分によつて電圧制御発振器のコントロー
ル電圧とするようになしたデーター抜出回路を提
供することで達成される。
発明の実施例
以下、本発明のデータ抜出回路を第１図乃至第
４図について詳記する。第１図は本発明のデータ
抜出回路の系統図、第２図は第１図のパルス巾電
圧変換回路の回路図、第３図は第１図の各部の波
形図、第４図は第１図のセツトリセツトフリツプ
プロツプ回路の他の実施例である。
４図について詳記する。第１図は本発明のデータ
抜出回路の系統図、第２図は第１図のパルス巾電
圧変換回路の回路図、第３図は第１図の各部の波
形図、第４図は第１図のセツトリセツトフリツプ
プロツプ回路の他の実施例である。
第１図に於てコンパレータ１には入力端子T1
より第３図ａに示す様な例えばNRZ信号ａが入
力される。該NRZ信号ａはコンパレータ１でス
ライスし第３図ｂの様に方形波としフリツプフロ
ツプ回路２に加え第３図ｃのクロツクＣのタイミ
ングでラツチし第３図ｄを出力する。次にセツト
リセツトフリツプフロツプ（RSFF）６を第３図
ｂの立上りでセツト、第３図ｄの同じく立上りで
セツトする。これにより第３図ｅの波形を得る上
記第３図ｂ，ｄの波形をインバーター４，５に加
え逆に第３図ｂの立下りでセツト第３図ｄの立下
りでリセツトするフリツプフロツプ７で第３図ｆ
の信号を得る。ここで第３図ｅ，ｆに示す信号
ｅ，ｆは入力データーと抜き出しクロツクＣとの
位相差に対応している。次にこのパルスｅ，ｆを
各々パルス巾→で電圧変換回路３，８でパルス巾
に対応した電圧とする。該パルス巾−電圧変換回
路３，８の回路例を第２図に示す。すなわちパル
スｅ又はｆの逆電圧，をトランジスタTRの
ベースに入れると、該トランジスタのコレクター
は、パルスが入力されると電源の＋に上昇する
が、ここでR1、C1の時定数で上昇し、第３図ｇ，
ｈに示す波形i1又はi2のようになりパルスの終了
で放電する。この電圧ｉをバツフア回路A1を介
し、ダイオードＤとコンデンサーC2によりピー
ク検波し、バツフア回路A2によつて取り出すこ
とによつて、パルス巾に対応した電圧の第３図
g′又は第３図ｈを得る。ここで抵抗R2は大きな値
よりなる放電抵抗である。これによつてコンパレ
ータ１よりの信号とクロツクとの位相差が得られ
i1は立上り間、i2は立ち下り間の位相差となる。
この位相差回路出力の第３図ｂはスライス信号と
第３図ｃの抜出しクロツクとの位相差に対応して
おり、第３図ｃのクロツクによりリセツトしても
同様である。又上記フリツプフロツプ回路６，７
に代え、第４図の他の回路例を示すように第３図
ｂ，ｄの波形をインバータ回路I1，I2を通したイ
ンバート電圧を互にアンド回路AND１，AND２
によつて、同じくゲートした出力ｅ，ｆを得る様
にしてもよい。上記パルス巾−電圧変換回路３，
８の出力は混合器１０で加え合わせられ比較増巾
器１１で基準の位相差に対応した基準電圧Ｖとの
差動出力を得て電圧コントロール発振器１２
（VCO）をコントロールする。これによつて信号
ｂと常に一定位相の第３図ｃに示す抜取りパルス
が得られる。一方差動増巾器９によつて第３図
ｇ，ｈの波形の差の電圧を増巾し、入力のコンパ
レーター１の一方の入力に帰還する。第３図ａの
ように正しくデーターの中心で比較すると第３図
ｇ，ｈは等しくなり、これに対応した電圧ｊが発
生する。今電圧ｊがずれ第３図ａの点線j′のよう
に基準位置よりずれると第３図ｂの波形は点線
b′のようになる。このため第３図ｇ，ｈの波形
ｇ，ｈはｇ，h′のようにずれる、このため、差動
増巾器９の出力ｊは上昇し、ｅ，ｆのパルス巾が
等しいすなわち、正しい抜取り電圧になるよう帰
還される。このため、入力がドリフトしたり、レ
ベルが変動しても常に正しい位置でデーターを抜
出し、かつ正しいクロツク位相でデータをフリツ
プフロツプ回路２に取り込み、出力ｄを得ること
ができる。ここで早い入力変化、すなわちドロツ
プアウトなどに応答しないように、各ループに、
ローパスフイルターをもうけることは当然可能で
ある。
より第３図ａに示す様な例えばNRZ信号ａが入
力される。該NRZ信号ａはコンパレータ１でス
ライスし第３図ｂの様に方形波としフリツプフロ
ツプ回路２に加え第３図ｃのクロツクＣのタイミ
ングでラツチし第３図ｄを出力する。次にセツト
リセツトフリツプフロツプ（RSFF）６を第３図
ｂの立上りでセツト、第３図ｄの同じく立上りで
セツトする。これにより第３図ｅの波形を得る上
記第３図ｂ，ｄの波形をインバーター４，５に加
え逆に第３図ｂの立下りでセツト第３図ｄの立下
りでリセツトするフリツプフロツプ７で第３図ｆ
の信号を得る。ここで第３図ｅ，ｆに示す信号
ｅ，ｆは入力データーと抜き出しクロツクＣとの
位相差に対応している。次にこのパルスｅ，ｆを
各々パルス巾→で電圧変換回路３，８でパルス巾
に対応した電圧とする。該パルス巾−電圧変換回
路３，８の回路例を第２図に示す。すなわちパル
スｅ又はｆの逆電圧，をトランジスタTRの
ベースに入れると、該トランジスタのコレクター
は、パルスが入力されると電源の＋に上昇する
が、ここでR1、C1の時定数で上昇し、第３図ｇ，
ｈに示す波形i1又はi2のようになりパルスの終了
で放電する。この電圧ｉをバツフア回路A1を介
し、ダイオードＤとコンデンサーC2によりピー
ク検波し、バツフア回路A2によつて取り出すこ
とによつて、パルス巾に対応した電圧の第３図
g′又は第３図ｈを得る。ここで抵抗R2は大きな値
よりなる放電抵抗である。これによつてコンパレ
ータ１よりの信号とクロツクとの位相差が得られ
i1は立上り間、i2は立ち下り間の位相差となる。
この位相差回路出力の第３図ｂはスライス信号と
第３図ｃの抜出しクロツクとの位相差に対応して
おり、第３図ｃのクロツクによりリセツトしても
同様である。又上記フリツプフロツプ回路６，７
に代え、第４図の他の回路例を示すように第３図
ｂ，ｄの波形をインバータ回路I1，I2を通したイ
ンバート電圧を互にアンド回路AND１，AND２
によつて、同じくゲートした出力ｅ，ｆを得る様
にしてもよい。上記パルス巾−電圧変換回路３，
８の出力は混合器１０で加え合わせられ比較増巾
器１１で基準の位相差に対応した基準電圧Ｖとの
差動出力を得て電圧コントロール発振器１２
（VCO）をコントロールする。これによつて信号
ｂと常に一定位相の第３図ｃに示す抜取りパルス
が得られる。一方差動増巾器９によつて第３図
ｇ，ｈの波形の差の電圧を増巾し、入力のコンパ
レーター１の一方の入力に帰還する。第３図ａの
ように正しくデーターの中心で比較すると第３図
ｇ，ｈは等しくなり、これに対応した電圧ｊが発
生する。今電圧ｊがずれ第３図ａの点線j′のよう
に基準位置よりずれると第３図ｂの波形は点線
b′のようになる。このため第３図ｇ，ｈの波形
ｇ，ｈはｇ，h′のようにずれる、このため、差動
増巾器９の出力ｊは上昇し、ｅ，ｆのパルス巾が
等しいすなわち、正しい抜取り電圧になるよう帰
還される。このため、入力がドリフトしたり、レ
ベルが変動しても常に正しい位置でデーターを抜
出し、かつ正しいクロツク位相でデータをフリツ
プフロツプ回路２に取り込み、出力ｄを得ること
ができる。ここで早い入力変化、すなわちドロツ
プアウトなどに応答しないように、各ループに、
ローパスフイルターをもうけることは当然可能で
ある。
発明の効果
本発明は叙上の如く構成させたので入力データ
に常にレベルや時間方向の変動があつても正しい
データを取り出すことができ、デイジタルデイス
ク等に対し効果的なデータ抜取回路を提供出来る
特徴を有する。
に常にレベルや時間方向の変動があつても正しい
データを取り出すことができ、デイジタルデイス
ク等に対し効果的なデータ抜取回路を提供出来る
特徴を有する。
第１図は本発明のデータ抜取回路の系統図、第
２図は第１図のパルス巾−電圧変換回路の回路
図、第３図は第１図の動作説明用の波形図、第４
図は第１図に示すセツト、リセツトフリツプフロ
ツプ回路の他の実施例を示す回路図である。 １……コンパレータ、２……フリツプフロツプ
回路、３，８……パルス巾−電圧変換回路、４，
５，I1，I2……インバータ回路、６，７……セツ
ト、リセツトフリツプフロツプ回路、９……差動
増巾器、１０……混合器、１１……比較増巾器、
１２……VCO，AND1，AND2……アンド回路。
２図は第１図のパルス巾−電圧変換回路の回路
図、第３図は第１図の動作説明用の波形図、第４
図は第１図に示すセツト、リセツトフリツプフロ
ツプ回路の他の実施例を示す回路図である。 １……コンパレータ、２……フリツプフロツプ
回路、３，８……パルス巾−電圧変換回路、４，
５，I1，I2……インバータ回路、６，７……セツ
ト、リセツトフリツプフロツプ回路、９……差動
増巾器、１０……混合器、１１……比較増巾器、
１２……VCO，AND1，AND2……アンド回路。
Claims (1)
- １ 入力信号を帰還電圧でスライスするスライス
手段と、該スライス手段出力を電圧制御発振器か
らのクロツクによつてラツチするラツチ手段と、
スライス手段出力の立上り点とクロツク点及び立
下り点とクロツク点のパルス間隔に対応した電圧
をそれぞれ発生させ、この両電圧の差分によつ
て、入力の帰還電圧となし、和分によつて電圧制
御発振器のコントロール電圧とするようになした
データー抜出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107346A JPS60251562A (ja) | 1984-05-25 | 1984-05-25 | デ−タ抜出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107346A JPS60251562A (ja) | 1984-05-25 | 1984-05-25 | デ−タ抜出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60251562A JPS60251562A (ja) | 1985-12-12 |
| JPH048862B2 true JPH048862B2 (ja) | 1992-02-18 |
Family
ID=14456720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59107346A Granted JPS60251562A (ja) | 1984-05-25 | 1984-05-25 | デ−タ抜出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60251562A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793571B2 (ja) * | 1987-11-20 | 1995-10-09 | 三菱電機株式会社 | Ｐｌｌ用入力波形整形回路 |
-
1984
- 1984-05-25 JP JP59107346A patent/JPS60251562A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60251562A (ja) | 1985-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6238791B2 (ja) | ||
| US4390801A (en) | Circuit for reproducing a clock signal | |
| US4599736A (en) | Wide band constant duty cycle pulse train processing circuit | |
| KR970002948B1 (ko) | 비트 클럭 재생 장치 | |
| JPH048862B2 (ja) | ||
| JP3357208B2 (ja) | 同期信号発生装置 | |
| US3263222A (en) | Signal processing means | |
| EP0023783A1 (en) | Data recovery circuit | |
| JPH0510278Y2 (ja) | ||
| US3594655A (en) | Clock signal generator using a sawtooth oscillator whose frequency is controlled in discrete steps | |
| JP2792054B2 (ja) | クロック抽出回路 | |
| JPS6285513A (ja) | スライスレベル自動設定回路 | |
| JP2966666B2 (ja) | 復調装置 | |
| JP3198687B2 (ja) | Ｐｌｌ回路 | |
| JP2529325B2 (ja) | スライス回路 | |
| JPH0317481Y2 (ja) | ||
| JPS583102A (ja) | 再生信号の時間軸補正装置 | |
| JPH0156574B2 (ja) | ||
| JPH01309514A (ja) | 位相同期信号発生回路 | |
| JPS60164966A (ja) | 情報再生装置 | |
| JPH03283056A (ja) | 磁気ディスク装置 | |
| JPH0526273B2 (ja) | ||
| JPS5923655B2 (ja) | 位相同期回路 | |
| JPH0211048B2 (ja) | ||
| JPH09321592A (ja) | 位相比較回路 |