JPH0612802B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH0612802B2 JPH0612802B2 JP58040921A JP4092183A JPH0612802B2 JP H0612802 B2 JPH0612802 B2 JP H0612802B2 JP 58040921 A JP58040921 A JP 58040921A JP 4092183 A JP4092183 A JP 4092183A JP H0612802 B2 JPH0612802 B2 JP H0612802B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 本発明は、ベース領域は完全に空乏化しているものの、
電位障壁が残っている（以下パンチ・スルーしかかった
と称す）バイポーラ・トランジスタ（ＢＪＴ）を少なく
とも一部に含む半導体集積回路装置の改良に関するもの
である。
電位障壁が残っている（以下パンチ・スルーしかかった
と称す）バイポーラ・トランジスタ（ＢＪＴ）を少なく
とも一部に含む半導体集積回路装置の改良に関するもの
である。
静電誘導トランジスタ（ＳＩＴ）を含む集積回路は、高
速動作、低消費エネルギー、低雑音さらに高集積密度を
有することで一躍脚光を浴びている。そのＳＩＴとほぼ
同様な動作機構をもつパンチ・スルーしかかったＢＪＴ
を含む集積回路も同様である。
速動作、低消費エネルギー、低雑音さらに高集積密度を
有することで一躍脚光を浴びている。そのＳＩＴとほぼ
同様な動作機構をもつパンチ・スルーしかかったＢＪＴ
を含む集積回路も同様である。
第１図には、前記ＢＪＴを含むＩ２Ｌ型論理集積回路の
構造の従来例を示す。第１図（ａ）は断面図、（ｂ）は
平面図である。横型pnpＢＪＴ Ｔ１と倒立型npn ＢＪ
Ｔ Ｔ２とが混在してＩ２Ｌ型構造を形成している。こ
こで、npn ＢＪＴ Ｔ２が主動作領域の少なくとも一
部でパンチ・スルー特性を有するように、ベース領域１
１４の不純物密度、厚みが選ばれている。入力信号は、
npn ＢＪＴ Ｔ２のベース端子４に入れられそれに応
じてpnp ＢＪＴ Ｔ１のエミッタ（インジェクタ）ｐ
領域１５からＢＪＴ Ｔ１のコレクタでありＢＪＴ Ｔ
２のベースｐ＋領域１４に正孔が注入され前段の負荷ト
ランジスタとして動作する。入力信号電圧に応じてＢＪ
Ｔ Ｔ２のベース領域１１４内に形成される電位障壁の
高さまたは幅、または両方が変化してエミッタ端子２、
エミッタｎ＋領域１２とコレクタ出力端子１、コレクタ
ｎ＋領域１１間の抵抗が変化して論理動作をするもので
ある。
構造の従来例を示す。第１図（ａ）は断面図、（ｂ）は
平面図である。横型pnpＢＪＴ Ｔ１と倒立型npn ＢＪ
Ｔ Ｔ２とが混在してＩ２Ｌ型構造を形成している。こ
こで、npn ＢＪＴ Ｔ２が主動作領域の少なくとも一
部でパンチ・スルー特性を有するように、ベース領域１
１４の不純物密度、厚みが選ばれている。入力信号は、
npn ＢＪＴ Ｔ２のベース端子４に入れられそれに応
じてpnp ＢＪＴ Ｔ１のエミッタ（インジェクタ）ｐ
領域１５からＢＪＴ Ｔ１のコレクタでありＢＪＴ Ｔ
２のベースｐ＋領域１４に正孔が注入され前段の負荷ト
ランジスタとして動作する。入力信号電圧に応じてＢＪ
Ｔ Ｔ２のベース領域１１４内に形成される電位障壁の
高さまたは幅、または両方が変化してエミッタ端子２、
エミッタｎ＋領域１２とコレクタ出力端子１、コレクタ
ｎ＋領域１１間の抵抗が変化して論理動作をするもので
ある。
１ゲートあたりの消費電力ｐと遅延時間ｔの積（pt積）
は、このＢＪＴ Ｔ２の全容量、特にベース容量に影響
されるので、容量の点ではｎ−領域１３の不純物密度が
低く、しかも厚い方が望ましく容易にpt積は約０．００
１ｐＪ／ゲートをを得ることができる。しかしながら、
ベース領域１１４には順方向電圧が加えられるので、正
孔がｎ−領域１３に注入され、その蓄積効果によって速
度を速くすることができない。この正孔の中は、ｎ−領
域１３の不純物密度が低い程顕著になる。また、横型pn
p ＢＪＴ Ｔ１のベースはｎ−領域１３で形成される
ので、通常ベース幅Ｗｂは良好な飽和特性を有するよう
にパンチ・スルーいないようにｎ−領域１３の不純物密
度が低い程幅広く選ばれる。さらに第１図（ｂ）に示し
たように、次段の論理回路単位が隣に形成されている場
合、１段目のＢＪＴ Ｔ２のベースｐ＋領域１４が高電
圧のとき、２段目のベースｐ＋領域１４Ｂは低電圧とな
り両ベースｐ＋領域の間には論理振幅に近い電位差を生
じ、横型のpnp ＢＪＴ構造になっている。両ベースｐ
＋領域１４、１４Ｂの間の距離が短いと、両領域間に電
流が流れやすくなってしまうので、この距離は充分長く
する必要がある。横型pnp ＢＪＴ Ｔ１のベース領域
の幅Ｗｂより広くすることが普通なので、ｎ−領域１３
の不純物密度が低い程ベースｐ＋領域１４、１４Ｂの間
隔は広くする必要がある。勿論ｎ＋分離層を設けること
ができるが、工程数が多くなり、かつ容量が増加してし
まう。以上のように、ｎ−領域１３の不純物密度を低く
することは容量定価に有利だがキャリア蓄積効果を生じ
やすくかつ、集積密度が低下してしまう。これは、第１
図に示したＩ２Ｌ型論理回路に限らず他の論理集積回
路、例えばＥＣＬ型、ＮＴＬ型、ＴＴＬ型、ＥＦＬ型、
ＤＣＴＬ型などや、記憶装置、アナログ集積回路でも同
様である。さらに、第１図の如き倒立型に限らず、エミ
ッタ電極がベース電極と同一表面に形成されたいわゆる
正立型においても同様である。
は、このＢＪＴ Ｔ２の全容量、特にベース容量に影響
されるので、容量の点ではｎ−領域１３の不純物密度が
低く、しかも厚い方が望ましく容易にpt積は約０．００
１ｐＪ／ゲートをを得ることができる。しかしながら、
ベース領域１１４には順方向電圧が加えられるので、正
孔がｎ−領域１３に注入され、その蓄積効果によって速
度を速くすることができない。この正孔の中は、ｎ−領
域１３の不純物密度が低い程顕著になる。また、横型pn
p ＢＪＴ Ｔ１のベースはｎ−領域１３で形成される
ので、通常ベース幅Ｗｂは良好な飽和特性を有するよう
にパンチ・スルーいないようにｎ−領域１３の不純物密
度が低い程幅広く選ばれる。さらに第１図（ｂ）に示し
たように、次段の論理回路単位が隣に形成されている場
合、１段目のＢＪＴ Ｔ２のベースｐ＋領域１４が高電
圧のとき、２段目のベースｐ＋領域１４Ｂは低電圧とな
り両ベースｐ＋領域の間には論理振幅に近い電位差を生
じ、横型のpnp ＢＪＴ構造になっている。両ベースｐ
＋領域１４、１４Ｂの間の距離が短いと、両領域間に電
流が流れやすくなってしまうので、この距離は充分長く
する必要がある。横型pnp ＢＪＴ Ｔ１のベース領域
の幅Ｗｂより広くすることが普通なので、ｎ−領域１３
の不純物密度が低い程ベースｐ＋領域１４、１４Ｂの間
隔は広くする必要がある。勿論ｎ＋分離層を設けること
ができるが、工程数が多くなり、かつ容量が増加してし
まう。以上のように、ｎ−領域１３の不純物密度を低く
することは容量定価に有利だがキャリア蓄積効果を生じ
やすくかつ、集積密度が低下してしまう。これは、第１
図に示したＩ２Ｌ型論理回路に限らず他の論理集積回
路、例えばＥＣＬ型、ＮＴＬ型、ＴＴＬ型、ＥＦＬ型、
ＤＣＴＬ型などや、記憶装置、アナログ集積回路でも同
様である。さらに、第１図の如き倒立型に限らず、エミ
ッタ電極がベース電極と同一表面に形成されたいわゆる
正立型においても同様である。
本発明は、叙上の欠点を改善した集積回路を提供するも
のであり、従来の低容量性を大きく損じないで高集積密
度化を可能ならしめるものである。本発明の要旨は、ベ
ース領域の片側もしくは両側に隣接するベース領域とは
逆導電型の低不純物密度領域に不純物密度分布をもた
せ、少なくともエミッタ側の低不純物密度領域のベース
に近い側の不純物密度を、他の領域と比べて高くするこ
とである。特に正立型では表面側の低不純物密度領域の
不純物密度をより高くすることであり、集積密度を向上
すると共に、キャリア蓄積効果を減少する効果を有する
ものである。
のであり、従来の低容量性を大きく損じないで高集積密
度化を可能ならしめるものである。本発明の要旨は、ベ
ース領域の片側もしくは両側に隣接するベース領域とは
逆導電型の低不純物密度領域に不純物密度分布をもた
せ、少なくともエミッタ側の低不純物密度領域のベース
に近い側の不純物密度を、他の領域と比べて高くするこ
とである。特に正立型では表面側の低不純物密度領域の
不純物密度をより高くすることであり、集積密度を向上
すると共に、キャリア蓄積効果を減少する効果を有する
ものである。
以下に図面を用いて本発明を詳述する。
第２図（ａ）、（ｂ）、（ｃ）に示した構造例は、ＢＪ
Ｔに本発明を適用した例であるが、ベースｐ領域１１４
は主動作領域でベース領域は完全に空乏化し、かつ、電
位障壁が残るように不純物密度、厚みが選ばれている。
主電極１および２は、それぞれコレクタ及びエミッタで
あり交換可能である。チャンネルの形成されるｎ型低不
純物密度領域は、相対的に高不純物密度領域１３と低不
純物密度（または真性半導体）領域１１３から成ってい
る。このＢＪＴはベースがパンチ・スルーしかかってい
るのでベースの電位障壁は静電誘導によって制御され、
ＳＩＴと同様な利点をもっている。特に、ノーマリ・オ
フ型特性においては有効である。ＳＩＴとほぼ同様な動
作機構をもつので、ｎ−層１３の存在によってベースｐ
＋領域１４の間隔Ｗｃを狭くすることができるので、高
集積密度化が可能である。（ａ）は倒立型の場合で、ベ
ースｐ領域１１４の下側にｎ−層１３を接触させた例、
（ｂ）は正立型の場合で、ベースｐ領域１１４の表面側
にｎ−層１３を接触させた例、（ｃ）はステップ・カッ
ト構造に適用した例である。このＢＪＴの構造は、これ
らに限らず、ＳＩＴの構造すべてに導入できる。勿論、
導電型を逆にしてパンチ・スルーしかかつたpnp ＢＪ
Ｔすることもできる。
Ｔに本発明を適用した例であるが、ベースｐ領域１１４
は主動作領域でベース領域は完全に空乏化し、かつ、電
位障壁が残るように不純物密度、厚みが選ばれている。
主電極１および２は、それぞれコレクタ及びエミッタで
あり交換可能である。チャンネルの形成されるｎ型低不
純物密度領域は、相対的に高不純物密度領域１３と低不
純物密度（または真性半導体）領域１１３から成ってい
る。このＢＪＴはベースがパンチ・スルーしかかってい
るのでベースの電位障壁は静電誘導によって制御され、
ＳＩＴと同様な利点をもっている。特に、ノーマリ・オ
フ型特性においては有効である。ＳＩＴとほぼ同様な動
作機構をもつので、ｎ−層１３の存在によってベースｐ
＋領域１４の間隔Ｗｃを狭くすることができるので、高
集積密度化が可能である。（ａ）は倒立型の場合で、ベ
ースｐ領域１１４の下側にｎ−層１３を接触させた例、
（ｂ）は正立型の場合で、ベースｐ領域１１４の表面側
にｎ−層１３を接触させた例、（ｃ）はステップ・カッ
ト構造に適用した例である。このＢＪＴの構造は、これ
らに限らず、ＳＩＴの構造すべてに導入できる。勿論、
導電型を逆にしてパンチ・スルーしかかつたpnp ＢＪ
Ｔすることもできる。
これらの構造によれば、ベース領域１１４が比較的が不
純物密度の高い領域と隣接するので、少数キャリアが注
入されにくくなると共に、ベース領域の電位障壁が下げ
やすくなるので、オフ電流は若干増加するが、ベース電
圧を加えたとき変換コンダクタンスが高くでき、オン抵
抗を小さくできる利点を有する。また、比較的密度の高
いｎ−領域１３の存在のため電解が急峻になりやすく、
実効的なベース幅が狭くできるので動作速度が向上する
という利点も生じる。さらに、特に第２図（ａ）、
（ｂ）のような平面型の場合にはベースｐ＋領域１４と
隣のｐ＋領域との間に比較的不純物密度の高いｎ−層１
３が存在し、その間隔を狭くできるので集積密度が向上
する。
純物密度の高い領域と隣接するので、少数キャリアが注
入されにくくなると共に、ベース領域の電位障壁が下げ
やすくなるので、オフ電流は若干増加するが、ベース電
圧を加えたとき変換コンダクタンスが高くでき、オン抵
抗を小さくできる利点を有する。また、比較的密度の高
いｎ−領域１３の存在のため電解が急峻になりやすく、
実効的なベース幅が狭くできるので動作速度が向上する
という利点も生じる。さらに、特に第２図（ａ）、
（ｂ）のような平面型の場合にはベースｐ＋領域１４と
隣のｐ＋領域との間に比較的不純物密度の高いｎ−層１
３が存在し、その間隔を狭くできるので集積密度が向上
する。
第３図には、第２図（ｃ）に示した構造の製造プロセス
例を示す。第３図（ａ）はｎ＋Ｓｉ基板１２にｎ型不純
物の選択拡散層１１２を形成したものを示し、（ｂ）で
は、これを基板として多重エピタキシャル成長法によっ
てｎ−（またはｉ）層１１３、１１３より不純物密度の
高いｎ−層１３、比較的低不純物密度の薄いｐ型層１１
４、再びｎ−層１３′を形成した後、ｎ＋拡散層１１
を、ｎ＋拡散層１１２のほぼ真上に形成して厚い酸化膜
１２１を堆積する。（ｃ）はフォトリソグラフィによっ
て凸部となるべき領域を残して酸化膜１２１を除き、方
向性エッチング（例えば、Ｃ３Ｆ８、ＣＦ４等による低
圧プラズマ・エッチ）によって、ｐ型層１１４までエッ
チする。（ｄ）は、再び全面酸化した後、方向性エッチ
ングによって凹部底面の酸化膜を除き、ｐ型不純物を凹
部底面に拡散してｐ＋領域１４を形成する。（ｅ）は再
び方向性エッチングによってＳｉをエッチングしてｎ＋
基板１２に届くまで凹部を形成し、方向性堆積、例えば
蒸着、スパッタ等によって絶縁物（ＳｉＯ２、Ｓｉ３Ｎ
４、Ａｌ２Ｏ３など）２０を凹部底面、上面に堆積す
る。その際、ｐ＋領域１４のみ露出する如く行う。
（ｆ）は凹部上面のみの絶縁物２０を一部取り除き、再
び方向性堆積によって、金属を堆積し電極１、４を形成
する。以上のように、本発明によるＢＪＴ、その他の装
置は多重エピタキシャル成長を導入することにより容易
に構造できる。勿論、製造例は上記にとどまるものでは
なく、選択成長法、イオン注入、分子線蒸着等の導入も
可能である。また、半導体材料はＳｉに限るものではな
く、Ｇｅ、ＧａＡｓ等III−Ｖ族化合物半導体及びその
混晶を用いることが可能である。さらに、本発明による
ＢＪＴのコレクタ電極をショットキー接合にして、高速
論理動作ができる。
例を示す。第３図（ａ）はｎ＋Ｓｉ基板１２にｎ型不純
物の選択拡散層１１２を形成したものを示し、（ｂ）で
は、これを基板として多重エピタキシャル成長法によっ
てｎ−（またはｉ）層１１３、１１３より不純物密度の
高いｎ−層１３、比較的低不純物密度の薄いｐ型層１１
４、再びｎ−層１３′を形成した後、ｎ＋拡散層１１
を、ｎ＋拡散層１１２のほぼ真上に形成して厚い酸化膜
１２１を堆積する。（ｃ）はフォトリソグラフィによっ
て凸部となるべき領域を残して酸化膜１２１を除き、方
向性エッチング（例えば、Ｃ３Ｆ８、ＣＦ４等による低
圧プラズマ・エッチ）によって、ｐ型層１１４までエッ
チする。（ｄ）は、再び全面酸化した後、方向性エッチ
ングによって凹部底面の酸化膜を除き、ｐ型不純物を凹
部底面に拡散してｐ＋領域１４を形成する。（ｅ）は再
び方向性エッチングによってＳｉをエッチングしてｎ＋
基板１２に届くまで凹部を形成し、方向性堆積、例えば
蒸着、スパッタ等によって絶縁物（ＳｉＯ２、Ｓｉ３Ｎ
４、Ａｌ２Ｏ３など）２０を凹部底面、上面に堆積す
る。その際、ｐ＋領域１４のみ露出する如く行う。
（ｆ）は凹部上面のみの絶縁物２０を一部取り除き、再
び方向性堆積によって、金属を堆積し電極１、４を形成
する。以上のように、本発明によるＢＪＴ、その他の装
置は多重エピタキシャル成長を導入することにより容易
に構造できる。勿論、製造例は上記にとどまるものでは
なく、選択成長法、イオン注入、分子線蒸着等の導入も
可能である。また、半導体材料はＳｉに限るものではな
く、Ｇｅ、ＧａＡｓ等III−Ｖ族化合物半導体及びその
混晶を用いることが可能である。さらに、本発明による
ＢＪＴのコレクタ電極をショットキー接合にして、高速
論理動作ができる。
本発明によるＳＩＴ、ＢＪＴは、Ｉ２Ｌ型、ＵＣＬ型、
ＮＴＬ型、ＥＦＬ型、ＤＣＴＬ型、ＴＴＬ型、ＲＴＬ型
等の論理回路に用いることができ、これらを含む半導体
集積回路は高速度動作、低消費電極動作がが可能でしか
も高集積密度を有する特徴もつものである。以上のよう
に、本発明による改善された特性を有する高集積密度半
導体回路装置は工業的価値の高いものである。
ＮＴＬ型、ＥＦＬ型、ＤＣＴＬ型、ＴＴＬ型、ＲＴＬ型
等の論理回路に用いることができ、これらを含む半導体
集積回路は高速度動作、低消費電極動作がが可能でしか
も高集積密度を有する特徴もつものである。以上のよう
に、本発明による改善された特性を有する高集積密度半
導体回路装置は工業的価値の高いものである。
第１図（ａ）及び（ｂ）は、パンチ・スルーしかかった
ＢＪＴを用いた従来のＩ２Ｌ型論理回路の構造例で、
（ａ）は（ｂ）の平面図中のＡ−Ａ′に沿った断面図、
第２図（ａ）〜（ｃ）は、本発明の断面構造例（一単
位）、第３図（ａ）乃至（ｆ）は、第２図（ｃ）の製造
工程を説明するための図である。
ＢＪＴを用いた従来のＩ２Ｌ型論理回路の構造例で、
（ａ）は（ｂ）の平面図中のＡ−Ａ′に沿った断面図、
第２図（ａ）〜（ｃ）は、本発明の断面構造例（一単
位）、第３図（ａ）乃至（ｆ）は、第２図（ｃ）の製造
工程を説明するための図である。
Claims (2)
- 【請求項１】第１の導電型で高不純物密度のコレクタ領
域（１１）と、第１の導電型で高不純物密度のエミッタ
領域（１２）とを有し、前記コレクタ領域と前記エミッ
タ領域との間に、少なくとも第１の導電型で高抵抗の第
１チャンネル領域（１３）及び第２チャンネル領域(１
１３)とを有し、前記第１チャンネル領域内に第２の導
電型ベース領域（１１４）を有し、主動作領域の少なく
とも一部において前記ベース領域が完全に空乏化し、か
つ前記ベース領域内に電位障壁が残るように、前記第１
チャンネル領域、前記第２チャンネル領域ならびに前記
ベース領域の不純物密度が設定されたバイポーラ・トラ
ンジスタにおいて、前記第１チャンネル領域の不純物密
度は前記第２チャンネル領域の不純物密度よりも高く、
かつ前記ベース領域と前記エミッタ領域の間に前記第１
チャンネル領域の少なくとも一部が存在する様に配置さ
れたことを特徴とするトランジスタを少なくとも一部に
含んだ半導体集積回路。 - 【請求項２】第１の導電型で高不純物密度のコレクタ領
域（１１）と、第１の導電型で高不純物密度のエミッタ
領域（１２）とを有し、前記コレクタ領域とを前記エミ
ッタ領域との間に、少なくとも第１の導電型で高抵抗の
第１チャンネル領域（１３）及び第２チャンネル領域
(１１３)とを有し、前記第１チャンネル領域内に第２の
導電型のベース領域（１１４）を有し、主動作領域の少
なくとも一部において前記ベース領域が完全に空乏化
し、かつ前記ベース領域内に電位障壁が残るように、前
記第１チャンネル領域、前記第２チャンネル領域ならび
に前記ベース領域の不純物密度が設定されたバイポーラ
・トランジスタにおいて、前記第１チャンネル領域の不
純物密度が前記第２チャンネル領域の不純物密度よりも
高く、かつ前記ベース領域と前記エミッタ領域の間に前
記第１チャンネル領域の少なくとも一部が存在する様
に、不純物の種類ならびに不純物密度の異なった多重エ
ピタキシャル成長を行うことを特徴とする半導体集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040921A JPH0612802B2 (ja) | 1983-03-12 | 1983-03-12 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040921A JPH0612802B2 (ja) | 1983-03-12 | 1983-03-12 | 半導体集積回路装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52030900A Division JPS592379B2 (ja) | 1977-03-19 | 1977-03-19 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169956A JPS58169956A (ja) | 1983-10-06 |
| JPH0612802B2 true JPH0612802B2 (ja) | 1994-02-16 |
Family
ID=12593958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58040921A Expired - Lifetime JPH0612802B2 (ja) | 1983-03-12 | 1983-03-12 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612802B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3821657A (en) * | 1972-10-25 | 1974-06-28 | Gen Electric | High frequency semiconductor amplifying devices and circuits therefor |
-
1983
- 1983-03-12 JP JP58040921A patent/JPH0612802B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169956A (ja) | 1983-10-06 |
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