JPS5925266A - 半導体装置作製方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体装置特にマイクロチャンネル型を有す
るＭＩＳ型（絶縁ゲイト型）電界効果半導体装置（以下
μチャネルＭＩＳ．ＦＥＴ）およびそれにキャパシタを
連結した半導体装置の作製方法を提案するにある。

本発明は、一導電型の半導体基板表面上に同様または異
種の導電型の半導体、または導体よりなる第１の層と、
該層上に誘電体層と該誘電体層上に導体または半導体の
第２の層を形成した後、これらの層を選択的にエツチン
グをして半導体基板表面上に凸状に設け、この第１の領
域の凸状のＬ゜型のコーナー部を利用して、その高さを
第１の領域と概略一致させ、その巾をそのコーナーに形
成させる被膜の膜厚に概略一致せしめる断面が三角形状
または縮型の角状（以下単に三角形状という）の層をケ
イト電極として形成することにある。

さらに加えて本発明は、この第１の領域またその領域に
接した基板上部にに同一形状に設けられた不純物領域を
ソースまたはドレインを構成する領域とし、三角形状の
層をゲイト電極とし、さらにごの層の他端下の半導体内
の上部には第１の領域と同一導電型の第２の領域をドレ
インまたはソースとして設けることによりＭＩＳ．ＦＥ
Ｔを構成せしめ、加えてこの第１の領域または第１の領
域内に同時にキャパシタを設ける１Ｔｒ／ｃｅｌｌ構造
の半導体装置の作製方法に関する。

従来、ＩＳ．ＦＥＴおよびそれに直列に連結したキャパ
シタの構造は第１図に示された如く、フィールド絶縁物
（２）、ゲイト電極（６）およびソースまたはドレイン
（１３）に相対して実効的にドレインまたはソースであ
りかつキャパシタの下側電極を構成するドレインまたは
ソース（１４）を設け、さらにそのリード（９）および
キャパシタ用絶縁物（１５）、対抗電極（７）を設けて
いた。

従来、ＭＩＳ．ＦＥＴはゲイト絶縁物（１１）の両端下
に必ず一対のソース、ドレイン領域（１３）、（１４）
を半導体基板に同一平面を構成して形成していた。

さらにこのゲイト電極（６）は、ゲイト絶縁物（１１）
の上のみならず、キャパシタの対抗電極（７）の上面に
までわたって設けていた。これはゲイト電極に一端（１
６）下にソースまたはドレイン（１３）の一端を、また
ゲイト電極の見掛け上の他端（１８）下をドレインまた
はソース（１４）とした自己整合性を有せしめていた。

しかし実際に作られているゲイト電極の他端（１７）は
、（１８）より大きく作ってマスク合わせ精度のバラツ
キを補償するようにしたポリ■（多結晶珪素の被覆を（
７）、（６）に使用したプロセス）である。しかしかか
る場合にはチャネル長は１μ以下にすることはフォト・
エッチングのプロセスにより不可能であり、特に（１８
）の段差部におりる凹凸のため、チャネル長を短くする
ことはパターンの段切れ等が発生し不可能でうであった
。。

本発明はこの段差を逆に利用して、ＭＩＳ．ＦＥＴのゲ
イト電極を設け、かつこの電極はキャパシタの対抗電極
上にまでわたらせずに形成させていることを特徴とする
。

本発明はこのゲイト電極として機能する屓のチャネル長
に対応する巾を０．１〜１μときわめて小さくでき、さ
らにその厚さは０．５〜１μと厚い三角形状また縦型の
角状を有し、これまでのゲイト電極に比べて縦方向に長
い断面構造を有している。

加えてこの縦方向に長いため、そのままではその強度が
十分でない。このためこの強度を補償するため、この肩
に添って第１の領域が設けられている。加えて、この第
１の領域下の半導体上に、ＭＩＳ．ＦＥＴのソースまた
はドレインの一部または全部として構成せしめ、さらに
この領域の内部に絶縁体、導体（半導体）を積層したキ
ャパシタをソースまたはドレインに直列して設けたこと
を特徴としている。

このため、本発明の半導体装置はその要素を構成させる
ための高密度化を従来の横方向の面積をスケーリングに
より縮めるのではなく、高さ方向に積極的に設りること
により成就させることを目的としている。

以下に図面に従って本発明の実施例を記す。

実施例１ 第２図は本発明の他の実施例である。

即ち、Ｐ型の導電型を有する半導体基板（１）に対しそ
の基板にプラズマ窒化を８００〜１２００℃にて施し、
表面に５０〜２５０Åのの厚さの窒化珪素膜を第１のフ
ォトマスク（［１］）を用いてフォトリソグラフイー技
術によって選択的にバッファエッチ液にて除去した。さ
らにその除去された領域のみを、５〜１５気圧に加圧さ
れた水蒸気中にて６００〜１１００℃にて加熱酸化をし
、フィールド絶縁膜（２）を０．３〜２μの厚さに埋置
して形成した。またこのフィールド絶縁物上部をその上
面を平坦にするため、３０〜５０％化学的にバッファエ
ッチ液にてマスクとなった窒化物を除去すると同時に一
部除去してもよい。

この後第２図（Ａ）においては、その右側のフィールド
絶縁物（２）上にわたって半導体基板（１）上に第１の
領域を形成した。

即ちこの第１の領域は、その下側に０．０５〜０．２μ
の厚さに高濃度のＮ型の導電型になる不純物をドープし
た半導体の第１の層（３０）を、さらにその上面に積層
した酸化タンタル、窒化珪素、酸化チタンまたは強誘電
体膜よりなる誘電体層（３１）を形成し、その上面に対
抗電極（３２）を導体または半導体によりなる第２の層
を形成した。

この第１の領域（３）の高さは０．５〜２．５μであり
、また全面積は設計上必要な容積（キャパシタンス）に
より決められた。半導体（１）との接触は、基板との寄
生容量に除去するため小面積とし、フィールド絶縁物に
わたってキャパシタを設けたことが本発明の特徴である
。

さらに公知のフォトリソグラフィー（［２］）により、
その側周辺のエッジがサイドエッジされずに垂直なエッ
ジ側面が出るように注意しながら選択的に除去し、第１
の領域（３）を残存させた。例えば２．４５ＧＨｚのマ
イクロ波により励起させた弗素系ガス（例えばＮＦ５ま
たはＣＥ４）を基板に対し上方向よりＯ．００１〜０．
０１ｔｏｒｒにて垂直にあて、エッチングをした。その
結巣、側周辺は基板表面に対し８５〜９０度にほぼ垂直
にきれいに切ることができた。

かくしてキャパシタの誘電体層（３１）、電極（３０）
、対抗電極（３２）のすべてが同一形状をなし凸状の第
１の領域を構成させることができた。

またこの第１の領域を構成する第１層および第２の層は
不純物がドープされた珪素ではなく、真性または真性と
ＰまたはＮ型の半導体との多層膜、さらにまたは金属ま
たは金属化合物特にＮｏ，Ｗまたはその珪化物（Ｍｏ２
Ｓｉ、Ｗ２Ｓｉ）であってもよい。

またこの誘電体層（３１）を設けるため、第１の層（３
０）を半導体層とし、その上面より所定の部分に酸素ま
たは窒素を高濃度に添加して酸化珪素または窒化珪素の
絶縁膜（誘導体層）を形成してもよい。

第２図（Ｂ）において、さらにこの半導体基板（１）お
よび第１の領域（３）の上表面を酸化または窒化をして
絶縁膜（４）を形成した。もちろんこの絶縁膜（４は気
相法または真空蒸着法により形成してもよい。また第１
の領域（３）が基板と異種の半導体または導体の場合、
その酸化物または窒化物となり、基板表面上の絶縁膜と
は異なる種類の絶縁膜となることはいうまでもない。

さらに第２図（Ｂ）おいて、開口（４１）、（４２）を
第３のフォトマスク（［３］）を用いて形成し、その上
に三角形状の層（６）を形成するための半導体または導
体の被膜（５）を形成した。この後この被膜（５）の側
周辺部（８）を利用してイオン注入法により第２の領域
（１３）をこの破膜（５）を貫通して下記の基板に注入
して形成した。この領域は第１の層（３０）と同一導電
型を有せしめた。

次に陽極酸化または選択酸化法を用いて第４のフォトマ
スク、フォトレジスト（［４］）によす選択的に電極・
リード（９）、（４５）を除く他部を垂直方向より酸化
して酸化珪素等の絶縁物（４４）を形成した。この時、
第１の領域（３）の側周辺には三角形状の層（６）、（
８’）が形成される。そしてこの層（６）はゲイト電極
として機能せしめ、他の層（８２）は第５のフォトリソ
ググラフィー技術により再度酸化させて消滅させた。マ
スク（［３］）の工程において、ゲイト電極（６）と同
時にリード（６）、リード（９）、コンタクト　（４５
）を作り、同一基板の他のＭＩＳ．ＦＥＴゲイト、ソー
ス、ドレインと連続させることができる。

かくして第２図（Ｃ）に示すごとく、フィールド絶縁物
（２）および三角形状の層（６）の両端下をより精密に
位置せしめるため、第２の領域（１３）および第１の領
域（３）の下側の拡散層（１４）を熱処理により形成せ
しめてもよい。そしてそれぞれの領域（１３）および（
１４）または（３）をソースおよびドレイン、またはド
レインまたはソースとし、三角形状の層（６）をゲイト
電極とするμチャネルＭＩＳ．ＦＥＴを作ることができ
た。

そして第２図（Ｄ）においては、層間絶縁物（３６）を
利用してフォトマスク（［６］）、（［７］）により第
３のリード（１０）を設けたものである。

このＭＩＳ．ＦＥＴは基板の少数キャリアを用いるＮ（
１３）−Ｐ（ゲイト電極下のチャネル形成領域）−Ｎ（
１４）または（３）の構造であった。

しかし、基板の多数キャリアを用いるＮ（１３）−Ｎ（
ゲイト電極（６）下のチャネル形成領域）−Ｎ（（１４
）または（３））であってもよい。

また複数個を相対に設けたＣ／ＭＩＳ．ＦＥＴ構造とし
てもよい。

また、リード（５）、（９）がフィールド絶縁物（２）
上に設けられているため、複数のＭＩＳ．ＦＥＴを集積
化することはきわめて容易であった。

第２図（Ｅ）は第２図（Ｄ）の電気的な等価回路とした
ものであるとすると、電極（６）はＮ型、キャパシタ（
３１）は第１の領域の内部にその一部を構成して下側電
極（３１）、上側対抗電極（３２）、誘電体層（３１）
よりなり、さらにこの下側電極はμチャネルＭＩＳ．Ｆ
ＥＴのソースまたはドレインを併用しているため、高密
度のメモリ（１Ｔｒ／ｃｅｌｌ）を作ることができた。

また第１の領域をフォトマスク（［２］）にてマスクア
ラインを行う際、その第１の領域の大部分はフィールド
絶縁物（２）の上面にわたって設けることができる。そ
のため、実質的に第１の領域（３）下に作り得る拡散層
（１４）の存在する領域の巾を０．３〜３μときわめて
狭くできる。

そのため、層（１４）と基板との寄生容量をきわめて少
なくすることができた。さらにこのゲイト電極（６）と
ソースまたはドレイン（１３）との作製に同等特殊な工
程を必要とすることなく、またさらにその電極、リード
（５）、（９）も同時に作製できること、またこの上面
に層間絶縁物（３６）の上に第５、第６のフォトマスク
（５）、（６）によるフォトエッチングが行えること、
２層配線がＸ、Ｙ方向に実施でき、さらにその必要なマ
スク数が７種類のみであるという特徴を有する。

実施例２ 第３図は本発明の他の実施例である。

第３図は実施例２をさらに発展させたものである。即ち
第２の領域（１３）およびそれと対称に一対の第１の領
域（３）、（３’）を設けている。

第１の領域は、その一部をフィールド絶縁物（２）上に
わたって設け、μチャネルＭＩＳ．ＦＥＴはソースまた
はドレイン（１３）、ゲイト（６）、（６’）、ドイン
またはソース（１４）、（１４’）を経て、キャパシタ
の下側電極用の第１の層（３０）、（３０’）、誘電体
層（３１）、（３１’）、上側対抗電極用第２の層（３
２）、（３２’）が設けられていた。図面において（１
３）、（９）はピット線であり、（６）、（６’）をワ
ード線として１Ｔｒ／ｃｅｌｌを２個対をなす構造とす
るメモリシステムの一部である。かかる構造にすると、
第２の領域は共通させることができ、また誘電体層（３
１）、（３１’）はゲイト絶縁膜とは異なる高い誘電率
の材料例えば酸化タンタル、チタン酸バリューム等を使
用することができる特徴を有する。

この実施例においては、ゲイト電極（６）（６’）の作
製は従来より用いられた溶液を用いるエツチング方法で
はなく、サイドエッチおよびテーパエッチのきわめて少
ないまたはまったくないエッチング方法を用いることが
重要である。具体的には２．４５ＧＨｚを用いたマイク
ロ波によりエツチング用反応性気体例えば弗化珪素（Ｎ
Ｈ３）、ＣＦ２を化学的に活性化し、さらにその真空度
を０．１〜０．００１ｔｏｒｒ特に０．００５〜０．０
１ｔｏｒｒの真空度の雰囲気でプラズマ化した弗素シャ
ワーを塞板の上面より垂直方向に流し、ザイドエッチを
皆無にするべく努めた。

さらにこの三角形状がエツチングにより作られた層（６
）の外側の外周辺をその酸化物絶縁物（２４）により絶
縁させている。この酸化物の厚さは０．０１〜０．３μ
であり、さらにその外側はポリイミド等の層間絶縁物（
３６）を形成し、その上面に第３の導電体を形成した。

以上の実施例はずべて１Ｔｒ／ｃｅｌｌのＲＡＭを作る
ことを目的としている。しかし本発明のプロセスはその
ずべてにおいて同様に、同一基板の他部に増巾またはイ
ンバータ等のμチャネルＭＩＳ．ＦＥＴを何等の余分の
フォトマスクを加えることなく形成することができる。

このためメモリシステムまたはロジックシステムを作る
にきわめて好都合であった。

またキャパシタの下側電極、上側電極および第１の領域
はすべて基板と同一主成分で形成されたシリコンファミ
リーとして信頼性を向上させてもよい。また実施例２に
おいて、この上側に眉間絶縁物を介してＡｌ等のリード
を多層に形成させてもよい。

本発明において、ゲイト電極を電気的にフローディング
としてフローティングゲイト型不揮発性メモリを構成さ
せてもよい。

以上の実施例において、第１の領域を構成する材料また
は三角形状の層（６）を構成する材料はＰまたはＮ型の
導電型を有する不純物をドープした基板と同一主成分の
材料例えば珪素を中心として記した。

しかしそれらは珪素とＭｏ、Ｗとの混合物または化合物
（ＭＯ２Ｓｉ、Ｗ２Ｓｉ）であってもよく、また真性、
Ｐ型またはＮ型の半導体を多層構造にしても、また珪幸
のごとき半導体とＭｏ、Ｗ、白金またはその化合物との
多層構造を有せしめてもよいことはいうまでもない。

また半導体基板は単結晶珪素を記した。しかしＧａＡｓ
，ＩｎＰ等の化合物半導体であっても、また多結晶、ア
モルファス、セミアモルファス半導体であってもよいこ
とはいうまでもない。

以上の実施例より明らかなごとく、本発明は従来の一対
の構造を有するソース、ドレインをゲイト電極により互
いに離間する構造ではなく、ソースまたはドレインを構
成し得る第１の領域にその細部が寄り掛かるようにして
力学的に補強をしたゲイト電極を有し、そのソースまた
はドレインは半導体基板上に設けられた。また他のソー
スおよびドレインはゲイトの一端部に概略一致して半導
体上部に設けられた構造を有し、この構造的な特徴を有
することに加え、さらに０．１〜１μの周波数応答速度
が１〜１０ＧＨｚを有する極短チャネル（μチヤネル）
ＭＩＳ．ＦＥＴを電子ビーム露光等の技術を絶対必要条
件として用いることなく、実施せしめるという大きな特
徴を有する。

【図面の簡単な説明】

第１図は従来から知られたＭＩＳ．ＦＥＴの縦断面図を
示す。 第２図、第３図は本発明の実施例の製造工程および構造
を示すための縦断面図である。 特許出願人 （１Ｇ） 菰ｆ口

Claims (1)

【特許請求の範囲】
1. １．半導体の一表面上に導体または半導体の第１の層と
   該層上の誘電体層と該誘電体層上の導体または半導体よ
   りなる第２の層とを形成する工程と、前記層を選択的に
   除去して凸状の第１の領域を形成し、該第１の領域と前
   記半導体表面とによりＬ型のコーナー部を形成する工程
   と、前記半導体表面および前記第１の領域を覆って絶縁
   膜を形成する工程と、前記絶縁脱を覆って導体または半
   導体よりなる層を形成する工程と、該層を基板の厚さ方
   向に選択エッチまたは選択酸化を行うことにより前記コ
   ーナー部に三角形状または縦型の角状のゲイト電極を形
   成するととももに前記他部を除去または酸化物絶縁物に
   変成する工程上、前記第１の領域に離間して該電極の一
   端下に概略一致して前記半導体上部にソースまたはドレ
   インとして前記第２の領域を形成する工程とを有するこ
   とを特徴とする半導体装置作製方法。