JPS59255A - 変復調装置試験方式 - Google Patents
変復調装置試験方式Info
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- JPS59255A JPS59255A JP57109302A JP10930282A JPS59255A JP S59255 A JPS59255 A JP S59255A JP 57109302 A JP57109302 A JP 57109302A JP 10930282 A JP10930282 A JP 10930282A JP S59255 A JPS59255 A JP S59255A
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- 238000012360 testing method Methods 0.000 title claims abstract description 74
- 238000001514 detection method Methods 0.000 description 17
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010998 test method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 235000014121 butter Nutrition 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は変復調装置の試験方式に関する。
従来、変復調装置（以丁モ、デムと略称する）を遠隔操
作により試験する方式としては、主局モデムから子局モ
デムに対して制御信号を送出し、子局モデムではこれを
検出することにょシループパックを形成した後、主局モ
デムからテストパターンを送信し、子局モデムで折返さ
れて来るテストパターンの誤りを検出する方式が採用さ
れていた。
作により試験する方式としては、主局モデムから子局モ
デムに対して制御信号を送出し、子局モデムではこれを
検出することにょシループパックを形成した後、主局モ
デムからテストパターンを送信し、子局モデムで折返さ
れて来るテストパターンの誤りを検出する方式が採用さ
れていた。
また子局モデムのアドレス設定は、主局モデムのスイッ
チによシそのつど手動で設定する方式が採用されていた
。
チによシそのつど手動で設定する方式が採用されていた
。
しかしながら従来の方式においては、子局モデムでルー
プバックを形成した後、試験を行なうので、マルチポイ
ント構成の回線においては主局モデムにおいて子局モデ
ムのアドレスを一局ごとに手動で切シ替えていたので全
局の試験を行なうのに時間がかかった。また、ループバ
ックを形成するので、モデムの実際の使用形態と異なっ
た形で試験を行なうことにな力、障害探求の効率が良く
ない欠点があった。
プバックを形成した後、試験を行なうので、マルチポイ
ント構成の回線においては主局モデムにおいて子局モデ
ムのアドレスを一局ごとに手動で切シ替えていたので全
局の試験を行なうのに時間がかかった。また、ループバ
ックを形成するので、モデムの実際の使用形態と異なっ
た形で試験を行なうことにな力、障害探求の効率が良く
ない欠点があった。
本発明の目的は上記の欠点を除去し、モデムをループバ
ックすることなしに、実際の使用形態に則した形でかつ
一度の操作により、マルチボ・インド回線のすべての子
局モデムを自動的に試験する変復調装置試験方式を提供
することにある。
ックすることなしに、実際の使用形態に則した形でかつ
一度の操作により、マルチボ・インド回線のすべての子
局モデムを自動的に試験する変復調装置試験方式を提供
することにある。
本発明は、主局変復調装置から、試験開始又は終了を意
味する試験制御信号、子局変復調装置のアドレスを指定
するための一番目のアドレス情報を送出し、一番目の子
局変復調装置においては、前記試験開始を意味する試験
制御信号およびアドレス情報を検出した際に、主局変復
調装置にテストパターンを送出し、主局変復調装置にお
いてこのテストバター／の誤りを検出し、さらにアドレ
ス情報を変更して別の子局変復調装置に該アドレス情報
を送出する手順によｐ自動的にすべての子局変復調装置
の試験を行なうことが可能な変復調装置試験方式である
。
味する試験制御信号、子局変復調装置のアドレスを指定
するための一番目のアドレス情報を送出し、一番目の子
局変復調装置においては、前記試験開始を意味する試験
制御信号およびアドレス情報を検出した際に、主局変復
調装置にテストパターンを送出し、主局変復調装置にお
いてこのテストバター／の誤りを検出し、さらにアドレ
ス情報を変更して別の子局変復調装置に該アドレス情報
を送出する手順によｐ自動的にすべての子局変復調装置
の試験を行なうことが可能な変復調装置試験方式である
。
次に本発明による変復調装置の試験方式について図面を
参照して説明する。
参照して説明する。
第１図は本発明の実施例をブロック図によシ示したもの
で、図中１は主局モデム、２〜４は子局モデム、５はシ
ーケンス制御回路、６は試験制御信号発生回路、７はア
ドレス信号発生回路、８はテストパターン終了検出回路
、９はビット誤り検出回路、１０はゲート回路、１１は
選択回路、１２は変調回路、１３は復調回路、１４は変
調回路、１５は復調回路 １６は選択回路、１７はテス
トパターン発生回路、１８は試験制御信号検出回路、１
９はアドレス信号検出回路、２０はゲート回路である０
特にａは、主局モデム１への送信データ入力信号、ｂは
子局アドレスの最大値設定信号、Ｃは試験を開始、終了
させるための制御信号、ｄはエラー検出信号、ｅは主局
モデム１からの受信データ出力信号、ｉｆ、ｉ３，１４
は子局モデム２゜３．４からの受信データ出力信号・ｕ
２．Ｈ３，ｕ４は子局モデム２，３．４の自局アドレス
設定信号Ｖ２． Ｖ３． Ｖ４は子局モデム２，３．４
への送信データ入力信号である。通常は主局１に入力さ
れるデータ入力信号ａを変調回路１２で変調し、子局モ
デム２，３．４へ送出し、子局モデムで復調して受信出
力信号”２＋ １３ｔ ｔ４を得る。子局モデム２ 、
３ 、４に入力されるデータ入力信号ｖ２．ｖ３゜ｖ４
変調回路１４で変調し、主局モデムへ送出し主局モデム
ではこれを復調回路１３で復調して受信データ出力信号
ｅを得ることにより、マルチポイント回線でデータ伝送
が行なわれている。
で、図中１は主局モデム、２〜４は子局モデム、５はシ
ーケンス制御回路、６は試験制御信号発生回路、７はア
ドレス信号発生回路、８はテストパターン終了検出回路
、９はビット誤り検出回路、１０はゲート回路、１１は
選択回路、１２は変調回路、１３は復調回路、１４は変
調回路、１５は復調回路 １６は選択回路、１７はテス
トパターン発生回路、１８は試験制御信号検出回路、１
９はアドレス信号検出回路、２０はゲート回路である０
特にａは、主局モデム１への送信データ入力信号、ｂは
子局アドレスの最大値設定信号、Ｃは試験を開始、終了
させるための制御信号、ｄはエラー検出信号、ｅは主局
モデム１からの受信データ出力信号、ｉｆ、ｉ３，１４
は子局モデム２゜３．４からの受信データ出力信号・ｕ
２．Ｈ３，ｕ４は子局モデム２，３．４の自局アドレス
設定信号Ｖ２． Ｖ３． Ｖ４は子局モデム２，３．４
への送信データ入力信号である。通常は主局１に入力さ
れるデータ入力信号ａを変調回路１２で変調し、子局モ
デム２，３．４へ送出し、子局モデムで復調して受信出
力信号”２＋ １３ｔ ｔ４を得る。子局モデム２ 、
３ 、４に入力されるデータ入力信号ｖ２．ｖ３゜ｖ４
変調回路１４で変調し、主局モデムへ送出し主局モデム
ではこれを復調回路１３で復調して受信データ出力信号
ｅを得ることにより、マルチポイント回線でデータ伝送
が行なわれている。
上記の構成において試験は主局モデムｌから起動される
。起動は子局アドレスの最大値設定信号すによって子局
モデムの最大数Ｎを指定した後、制御信号ＣをＯＮにす
ることによシ行なう。これによシ−ケンス制御回路５が
動作し、制御信号ｊにより選択回路１１に入力する信号
を試験制御信号発生回路６に切シ替えると同時にゲート
回路１０を制御して受信データ出力信号ｅをＯＦＦ状態
に設定する。さらに制御信号ｆによシ試験制御信号発生
回路６に対して試験開始信号を発生するよう指定する。
。起動は子局アドレスの最大値設定信号すによって子局
モデムの最大数Ｎを指定した後、制御信号ＣをＯＮにす
ることによシ行なう。これによシ−ケンス制御回路５が
動作し、制御信号ｊにより選択回路１１に入力する信号
を試験制御信号発生回路６に切シ替えると同時にゲート
回路１０を制御して受信データ出力信号ｅをＯＦＦ状態
に設定する。さらに制御信号ｆによシ試験制御信号発生
回路６に対して試験開始信号を発生するよう指定する。
試験開始信号としては例えばスクランブラによ多発生さ
れるランダムパターンを使用することができる。
れるランダムパターンを使用することができる。
つぎにシーケンス制御回路５は一定時間後、制御信号ｆ
をＯＦＦにし試験開始信号を停止させるとともに制御信
号ｇによりアドレス信号発生回路７に対してアドレス１
を意味するアドレス信号を発生するよう指示する。アド
レス信号としては例えばＪＩＳ Ｃ６２２０による情
報交換用符号を使用することができる。上記試験開始信
号、アドレス信号は選択回路１１を通して変調回路１２
に入力され、伝送路ｍに送出される。
をＯＦＦにし試験開始信号を停止させるとともに制御信
号ｇによりアドレス信号発生回路７に対してアドレス１
を意味するアドレス信号を発生するよう指示する。アド
レス信号としては例えばＪＩＳ Ｃ６２２０による情
報交換用符号を使用することができる。上記試験開始信
号、アドレス信号は選択回路１１を通して変調回路１２
に入力され、伝送路ｍに送出される。
一方、子局モデムにおいては、前記主局モデムからの信
号は復調回路１５で復調され試験制御信号検出回路１８
、アドレス信号検出回路１９ゲート回路２０に入力され
る。
号は復調回路１５で復調され試験制御信号検出回路１８
、アドレス信号検出回路１９ゲート回路２０に入力され
る。
試験制御信号検出回路１８は主局モデムからの試験開始
信号を検出すると制御信号０によりゲート回路２０ｆ：
制御して、受信データ出力信号（ｔ２゜１３、１４）を
ＯＦＦに設定する。また制御信号０は選択回路１６おも
制御し変調回路への入力を送信データ入力信号（ｖ２１
Ｖ３１Ｖ４） からテストパターン発生回路１７の出
力に切シ換える。さらにアドレス信号検出回路１９は、
試験開始信号に続くアドレス信号を検出し、そのアドレ
スが自局アドレス設定信号（■２＋ｖ３＋ｖ４）と一致
していれば制御信号ｐによりテストパターン発生回路１
゛７にテストパターンを発生するよう指示する。これに
よシテストパターンが変調回路１４に入力され、主局モ
デムに対して、テストパターンの変調信号が送出される
ことになる。
信号を検出すると制御信号０によりゲート回路２０ｆ：
制御して、受信データ出力信号（ｔ２゜１３、１４）を
ＯＦＦに設定する。また制御信号０は選択回路１６おも
制御し変調回路への入力を送信データ入力信号（ｖ２１
Ｖ３１Ｖ４） からテストパターン発生回路１７の出
力に切シ換える。さらにアドレス信号検出回路１９は、
試験開始信号に続くアドレス信号を検出し、そのアドレ
スが自局アドレス設定信号（■２＋ｖ３＋ｖ４）と一致
していれば制御信号ｐによりテストパターン発生回路１
゛７にテストパターンを発生するよう指示する。これに
よシテストパターンが変調回路１４に入力され、主局モ
デムに対して、テストパターンの変調信号が送出される
ことになる。
また、アドレス信号検出回路１９は一定時間後にはテス
トパターン発生回路１７に対して、テストパターンの送
出を停止するよう指示する。なお、主局モデムからのア
ドレスが子局モデムにおける自局アドレス設定信号（ｖ
２＋ｖ３＋Ｖａ）と一致しない場合は制御信号ｐがアク
ティブにならずテストパターンの送出は行なわれない。
トパターン発生回路１７に対して、テストパターンの送
出を停止するよう指示する。なお、主局モデムからのア
ドレスが子局モデムにおける自局アドレス設定信号（ｖ
２＋ｖ３＋Ｖａ）と一致しない場合は制御信号ｐがアク
ティブにならずテストパターンの送出は行なわれない。
一方、主局モデムにおいては、子局モデムからのテスト
パターンの変調信号は復調回路１３で復調された後、ビ
ット誤シ検出回路９に入力されテストパターンのビット
誤りを検出する。さらに復調信号はテストパターン終了
検出回路８にも入力終了を検出すると、制御信号りによ
りシーケンス制御回路５にそれを知らせる。シーケンス
制御回路５はこれによシ、制御信号ｇをブｒしてアドレ
ス信号発生回路７に対して先に発生したアドレスに対し
て＋１したアドレス信号を発生するよう指示を与える。
パターンの変調信号は復調回路１３で復調された後、ビ
ット誤シ検出回路９に入力されテストパターンのビット
誤りを検出する。さらに復調信号はテストパターン終了
検出回路８にも入力終了を検出すると、制御信号りによ
りシーケンス制御回路５にそれを知らせる。シーケンス
制御回路５はこれによシ、制御信号ｇをブｒしてアドレ
ス信号発生回路７に対して先に発生したアドレスに対し
て＋１したアドレス信号を発生するよう指示を与える。
これにより主局モデム１から子局モデムに対してアドレ
ス２を指定するアドレス信号が送出され、子局モデム３
がアドレス２に設定されていれば該モデムが子局モデム
２について先に説明したのと同様に主局モデムｌに対し
てテストパターンの送出を行なう。このようにして主局
モデム１は子局アドレスの最大値設定信号すによって指
定されたアドレス（Ｎ）まで順次アドレス信号を送出し
、該当子局モデムからのテストパターンを受信してエラ
ービットの検出を行なうことができる。
ス２を指定するアドレス信号が送出され、子局モデム３
がアドレス２に設定されていれば該モデムが子局モデム
２について先に説明したのと同様に主局モデムｌに対し
てテストパターンの送出を行なう。このようにして主局
モデム１は子局アドレスの最大値設定信号すによって指
定されたアドレス（Ｎ）まで順次アドレス信号を送出し
、該当子局モデムからのテストパターンを受信してエラ
ービットの検出を行なうことができる。
さらにシーケンス制御回路５において、アドレスＮの次
にアドレス１を発生するようアドレス信号発生回路を制
御すれば、アドレス１からアドレスＮまでの子局モデム
をくり返し伺回も指定してビット誤りを測定することが
可能となる。
にアドレス１を発生するようアドレス信号発生回路を制
御すれば、アドレス１からアドレスＮまでの子局モデム
をくり返し伺回も指定してビット誤りを測定することが
可能となる。
次にこの試験を停止する場合は主局モデム１の制御信号
Ｃ′ｆ、ＯＦＦにすることによシ行なうことができる。
Ｃ′ｆ、ＯＦＦにすることによシ行なうことができる。
すなわち、シーケンス制御回路５は制御信号ＣがＯＦＦ
になりたことによシ、制御信号ｆにより試験制御信号発
生回路６に対して試験終了信号全発生するよう指示を与
える。これにより試験終了信号がすべての子局モデムに
対して送信される。試験終了信号としてはたとえは試験
開始信号の極性を反転したランダムノくターン等を使用
することができる。
になりたことによシ、制御信号ｆにより試験制御信号発
生回路６に対して試験終了信号全発生するよう指示を与
える。これにより試験終了信号がすべての子局モデムに
対して送信される。試験終了信号としてはたとえは試験
開始信号の極性を反転したランダムノくターン等を使用
することができる。
さらにシーケンス制御回路５は一定時間後、制御信号ｊ
によ）選択回路１１に対しその入力を送信データ入力信
号ａに切り換えるよう指示し、ゲート回路１０を制御し
復調回路１３の出力を受信データ出力信号ｅに出力させ
る。これによル主局モデム１は試験開始前の状態に復旧
する。
によ）選択回路１１に対しその入力を送信データ入力信
号ａに切り換えるよう指示し、ゲート回路１０を制御し
復調回路１３の出力を受信データ出力信号ｅに出力させ
る。これによル主局モデム１は試験開始前の状態に復旧
する。
一方、子局モデムは主局モデムからの試験終了信号を試
験制御信号検出回路１８にて検出し選択回路１６に対し
て変調回路１４の入力を送信データ入力信号（Ｖ２＋Ｖ
３＋ｖ４）に切り換え、またゲート回路２０を制御して
復調回路の出力が受信データ出力信号（ｊ２＋ ｔａ＋
ｔ４）に出力されるようにする。これによジすべでの
子局モデムは試験開始前の状態に復旧することができる
。
験制御信号検出回路１８にて検出し選択回路１６に対し
て変調回路１４の入力を送信データ入力信号（Ｖ２＋Ｖ
３＋ｖ４）に切り換え、またゲート回路２０を制御して
復調回路の出力が受信データ出力信号（ｊ２＋ ｔａ＋
ｔ４）に出力されるようにする。これによジすべでの
子局モデムは試験開始前の状態に復旧することができる
。
以上説明したように本発明によれば、子局モデムをルー
プバックすることなく、モデムを実際の使用時と同様な
形態で試験することができ、また主局モデムから１度の
操作ですべての子局モデムを試験することができるので
モデムの障害探求の作業効率を大幅に上昇することがで
きる効果がある。
プバックすることなく、モデムを実際の使用時と同様な
形態で試験することができ、また主局モデムから１度の
操作ですべての子局モデムを試験することができるので
モデムの障害探求の作業効率を大幅に上昇することがで
きる効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・・主局モデム、２，３．４ ・・・子局モデ
ム、５・・・シーケン７制御回路、６・・・・・・試験
制御信号発生回路、７・ ・・・アドレス信号発生回路
、８・・・・・・テストパターン終了検出回路、９・・
・・・・ビット誤υ検出回路、１０・・・・・ゲート回
路、１１・・・・・・選択回路、１２ ・・変調回路、
１３・・・・・・復−回路、１４・・・・・変調回路、
１５・・・・・・復調回路、１６・・・・−・選択回路
、１７・・・・・テストパターン発生回路、１８・・・
・・・試験制御信号検出回路、１９・・・・・・アドレ
ス信号検出回路、２０・・・・・ゲート回路。
ム、５・・・シーケン７制御回路、６・・・・・・試験
制御信号発生回路、７・ ・・・アドレス信号発生回路
、８・・・・・・テストパターン終了検出回路、９・・
・・・・ビット誤υ検出回路、１０・・・・・ゲート回
路、１１・・・・・・選択回路、１２ ・・変調回路、
１３・・・・・・復−回路、１４・・・・・変調回路、
１５・・・・・・復調回路、１６・・・・−・選択回路
、１７・・・・・テストパターン発生回路、１８・・・
・・・試験制御信号検出回路、１９・・・・・・アドレ
ス信号検出回路、２０・・・・・ゲート回路。
Claims (1)
- マルチポイントの回線構成で変復調装置を使用してデー
タ伝送を行なうシステムにおいて、主局変復調装置に、
試験開始および終了を意味する試験制御信号および子局
変復調装置のアドレスを指定するためのアドレス情報の
発生手段と、子局変復調装置からのテストパターンを受
信し、該テストパターンの誤ｐを検出する手段と、テス
トパターンの受信終了によシ前記アドレス情報を変更す
る手段とを備え、子局変復調装置に、主局変復調装置か
らの試験制御信号およびアドレス情報を検出する手段と
、テストパターンを発生し、主局変復調装置に送信する
手段とを備えたことを特徴とする変復調装置試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109302A JPS59255A (ja) | 1982-06-25 | 1982-06-25 | 変復調装置試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109302A JPS59255A (ja) | 1982-06-25 | 1982-06-25 | 変復調装置試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59255A true JPS59255A (ja) | 1984-01-05 |
Family
ID=14506739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109302A Pending JPS59255A (ja) | 1982-06-25 | 1982-06-25 | 変復調装置試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59255A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267952A (ja) * | 1985-09-19 | 1987-03-27 | Hitachi Electronics Eng Co Ltd | 通信回線障害発生方式 |
| JPS6267951A (ja) * | 1985-09-19 | 1987-03-27 | Hitachi Electronics Eng Co Ltd | 通信回線障害発生装置 |
-
1982
- 1982-06-25 JP JP57109302A patent/JPS59255A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267952A (ja) * | 1985-09-19 | 1987-03-27 | Hitachi Electronics Eng Co Ltd | 通信回線障害発生方式 |
| JPS6267951A (ja) * | 1985-09-19 | 1987-03-27 | Hitachi Electronics Eng Co Ltd | 通信回線障害発生装置 |
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