JPS5929464A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5929464A JPS5929464A JP57140274A JP14027482A JPS5929464A JP S5929464 A JPS5929464 A JP S5929464A JP 57140274 A JP57140274 A JP 57140274A JP 14027482 A JP14027482 A JP 14027482A JP S5929464 A JPS5929464 A JP S5929464A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- gate
- electrode
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、とくに高抵抗半導体結晶上
に形成した半導体層の表面の四部にシミツトキーパリア
電極を形成してなるリセス構造を有し、かつソースおよ
びドレイン電極直下にｎ＋＋層を有して成る超高周波用
ショットキーバリアゲート電界効果トランジスタ（ＭＥ
ＳＦＥ’ｌ’ Ｘ／）如き半導体装置に関するものであ
る。
に形成した半導体層の表面の四部にシミツトキーパリア
電極を形成してなるリセス構造を有し、かつソースおよ
びドレイン電極直下にｎ＋＋層を有して成る超高周波用
ショットキーバリアゲート電界効果トランジスタ（ＭＥ
ＳＦＥ’ｌ’ Ｘ／）如き半導体装置に関するものであ
る。
近年、化合物半導体、特にＧａＡｓ 、 ＩｎＰある
いはこれらの混晶け、高い電子易動度を持ち、高電界領
域での電子法１更の最大飽和値が大きいことから高い遮
断周波数のＦ Ｅ Ｔが実現できる材料として注目され
てきた。特に、ＧａＡｓＭＥＳＦＥＴは低雑音化、高利
得化、高出力化の為の開発、商品化。
いはこれらの混晶け、高い電子易動度を持ち、高電界領
域での電子法１更の最大飽和値が大きいことから高い遮
断周波数のＦ Ｅ Ｔが実現できる材料として注目され
てきた。特に、ＧａＡｓＭＥＳＦＥＴは低雑音化、高利
得化、高出力化の為の開発、商品化。
量産化が急速かつ広範に展開されている。低雑音化、高
利得化の為、現在では第１図に示す様にソース電極１と
ドレイン電極２との間のゲート形成部分の低抵抗ＧａＡ
ｓ層４ （ＧａＡｓ基板５上に形成されている）ＶＣ四
部を設け、この凹部底面の平坦部にゲート電極３ｆ形成
したリセス構造のものが主流である。さらに、ソース、
ドレイン電極直下に高不純物濃度！１刊゛層６を設けた
第２図に示す構造がさらに良いとされている。即ち、低
雑音化。
利得化の為、現在では第１図に示す様にソース電極１と
ドレイン電極２との間のゲート形成部分の低抵抗ＧａＡ
ｓ層４ （ＧａＡｓ基板５上に形成されている）ＶＣ四
部を設け、この凹部底面の平坦部にゲート電極３ｆ形成
したリセス構造のものが主流である。さらに、ソース、
ドレイン電極直下に高不純物濃度！１刊゛層６を設けた
第２図に示す構造がさらに良いとされている。即ち、低
雑音化。
高利得化を実現させる為の必要東件として。
（１）ゲート昆を短くしゲート容け（Ｃｇｓ 、 Ｃｇ
ｄ ）を小さくする。
ｄ ）を小さくする。
（２） ソース電極、ドレイン電極からＩｎｔｒｉｎ
ｓｉｃＦＥＴまでの抵抗Ｉｔ８．几りを小さくする。
ｓｉｃＦＥＴまでの抵抗Ｉｔ８．几りを小さくする。
（３）ゲーＦＩｔｌ王（ゲート・ソース間逆方向ブレー
クダウン電圧値）ドレイン耐圧（ドレイン電極端でのド
レイン電流集中による降伏電圧値）を充分高くする。
クダウン電圧値）ドレイン耐圧（ドレイン電極端でのド
レイン電流集中による降伏電圧値）を充分高くする。
の３つが要求される。このうち（２）項の抵抗Ｉｔ、
、 ）ｌ、。
、 ）ｌ、。
のうち電（侃による接触抵抗、装置４本来の抵抗を減少
させ、かつ（３）のドレイン電極端での電流集中をＩｌ
達ける為の構造として第１図、第２図に示すリセス構造
がある。一方、特性的に曖り、ている第２図の如き！】
＋−１−リセスを形成するには、従来、半絶縁性基板５
上に０層４．ｎ＋＋層６の連続エピタキシャル成長を行
なった後、ゲート形成部分をエツチングで掘り込みその
部分のｎ＋＋層を除去しかつｎ層の厚さを正確に調整す
る方法や１選択イオン注入によってソース、ドレイン部
のｎ を形成することが試みられていた。前者の連続エ
ピタキシャル成長による方法は、ゲート形成部分である
四部形成の際に陽極酸化を使用するが、均一なエツチン
グは困難であり、しかもｎ層の厚さ制御が極めて雌かし
い。又、後者の選択イオン注入法では。
させ、かつ（３）のドレイン電極端での電流集中をＩｌ
達ける為の構造として第１図、第２図に示すリセス構造
がある。一方、特性的に曖り、ている第２図の如き！】
＋−１−リセスを形成するには、従来、半絶縁性基板５
上に０層４．ｎ＋＋層６の連続エピタキシャル成長を行
なった後、ゲート形成部分をエツチングで掘り込みその
部分のｎ＋＋層を除去しかつｎ層の厚さを正確に調整す
る方法や１選択イオン注入によってソース、ドレイン部
のｎ を形成することが試みられていた。前者の連続エ
ピタキシャル成長による方法は、ゲート形成部分である
四部形成の際に陽極酸化を使用するが、均一なエツチン
グは困難であり、しかもｎ層の厚さ制御が極めて雌かし
い。又、後者の選択イオン注入法では。
イオン注入後の不純物活性化のためのアニールプロセス
における高温処理技術の確立が未だ不充分であり、キャ
リア濃度分布が規定分布から変動し。
における高温処理技術の確立が未だ不充分であり、キャ
リア濃度分布が規定分布から変動し。
てしまう笠の問題が残されていた。
本発明の目的は抵抗几。、■モ。が小さく、ゲート下に
均一な厚さの動作層が得らり、る半導体装１１′を提供
す込ことにある。
均一な厚さの動作層が得らり、る半導体装１１′を提供
す込ことにある。
本発明の半導体装置は半導体活性層（動作；−）上に設
けられたショットキー電極と、前記″−ＩＬ−導体活イ
導体屑イ／１層接合金形成した高不純物′／Ａ度半導体
層」二に設けらｉｚたオーミック電極とを有する。
けられたショットキー電極と、前記″−ＩＬ−導体活イ
導体屑イ／１層接合金形成した高不純物′／Ａ度半導体
層」二に設けらｉｚたオーミック電極とを有する。
−例として、半絶縁性基板上に形成した第１の低抵抗半
導体層の表面に整流性接）独電極を持ち、前記第１の低
抵抗半導体層と−＼テロ接合ケなすように、高い不純物
濃度でしかも第１の低抵抗半導体層とは異１ｊｔで第１
の低抵抗半導体層をエツチングしにくいエツチング手段
でエツチングできるような≠導体材料を用いた低抵抗の
第２の半導体層を持ち、この第２の半導体層上に非整流
性接触電極を有する半導体装置が得られる。
導体層の表面に整流性接）独電極を持ち、前記第１の低
抵抗半導体層と−＼テロ接合ケなすように、高い不純物
濃度でしかも第１の低抵抗半導体層とは異１ｊｔで第１
の低抵抗半導体層をエツチングしにくいエツチング手段
でエツチングできるような≠導体材料を用いた低抵抗の
第２の半導体層を持ち、この第２の半導体層上に非整流
性接触電極を有する半導体装置が得られる。
以下１図面を参照して本発明の一実施例を説明する・
第３図に本発明の半導体装置の構造を説明する為の図を
示す。木ｒ１４造のＭＥＳＦＥＴは、ＧａＡｓ基板１１
」二にアクティブ（動作）層となる低抵抗半導体層１２
を所望の濃度、厚さで形成し、さらにこの層１２とへテ
ロ接合をなすように異種の半導体材料を用いた高不純物
濃度（ｎ＋＋）半導体層１３がゲート電極１４の形成面
と同一平面上に形成される６ｎ＋１層１３として使用す
る半導体材料は。
示す。木ｒ１４造のＭＥＳＦＥＴは、ＧａＡｓ基板１１
」二にアクティブ（動作）層となる低抵抗半導体層１２
を所望の濃度、厚さで形成し、さらにこの層１２とへテ
ロ接合をなすように異種の半導体材料を用いた高不純物
濃度（ｎ＋＋）半導体層１３がゲート電極１４の形成面
と同一平面上に形成される６ｎ＋１層１３として使用す
る半導体材料は。
ＪＰｆ１２にほとんどエツチングすることなく、しかも
選択的に除去でき、極めて低い抵抗値となすことのでき
る種類のものを選択する。このＪｕｌ ｉａによればゲ
ート電極１４を形成するための凹部形成の際に、ゲート
形成領域部のみの層１３を選択的に除去することが可能
となふ為、ゲート形成工程が極めて簡単となる。又、予
め層１２のキャリア濃度、厚さを精度よく形成しておく
ことによシ、その後は厚さ調整の必要がないため、ＦＥ
ＴのＩＤ８ｓ１直、■、値の精度は極めて優れたものと
なる。１５゜１６は夫々ソースおよびドレインの各オー
ミック電極である。
選択的に除去でき、極めて低い抵抗値となすことのでき
る種類のものを選択する。このＪｕｌ ｉａによればゲ
ート電極１４を形成するための凹部形成の際に、ゲート
形成領域部のみの層１３を選択的に除去することが可能
となふ為、ゲート形成工程が極めて簡単となる。又、予
め層１２のキャリア濃度、厚さを精度よく形成しておく
ことによシ、その後は厚さ調整の必要がないため、ＦＥ
ＴのＩＤ８ｓ１直、■、値の精度は極めて優れたものと
なる。１５゜１６は夫々ソースおよびドレインの各オー
ミック電極である。
次に本実施例の製造工程を説明する。第４図ａ〜ｆにそ
の製造工程を追った断面図を示す、半絶縁性ＧａＡｓ
Ｉｉ’ｉＪ ４１上にキャリア ｓｔ度２Ｘ１０ ｃ
ｍ 。
の製造工程を追った断面図を示す、半絶縁性ＧａＡｓ
Ｉｉ’ｉＪ ４１上にキャリア ｓｔ度２Ｘ１０ ｃ
ｍ 。
厚さ０１５μの能動層４２を分子線エピタキシャル成長
法で成長させ、次いでこれとへテロ接合を形成する０例
えばＴｅドープのｎｚｌＸｌｏ α のＧ ａ ｏ、
７ 第６ ｏ３八Ｓ １ｍ ４３を０．４μ連続成長さ
せる。Ａβの混晶比としては、０２５以下ではＧａＡｓ
とのエツチング選択比が大きく取り、ないこと、又０層
４以上でｉＪ： Ｔ！子易動度が著しく低下する為抵抗
を下げる効果が期待できなくなるため、０２５〜０．４
の間が適当である０次にＣＶＤ５ｉＯ２４４ｋ成長さ
せる（成長工ａａ）。次にゲート電極を形成すべき部分
をホルジストマスク４５を用いて選択的にドライエツチ
ングを行い、 Ｇａｏ、７Ａ４ｏ、３Ａｓ層の途中まで
電極怒あけ全行う（ゲート窓あけ工程ｂ）０次いで０ａ
ＡｓとＧａ ０．７ｎ ｏ、３Ａｓとの選択比の大きな
エッチャントでゲート部のＧａＡＪＩＡｓ層４３のエッ
チングｌ！＆ 人−ｆ ｆｊなう（ゲート電・ソチング
」二４呈Ｃ）。
法で成長させ、次いでこれとへテロ接合を形成する０例
えばＴｅドープのｎｚｌＸｌｏ α のＧ ａ ｏ、
７ 第６ ｏ３八Ｓ １ｍ ４３を０．４μ連続成長さ
せる。Ａβの混晶比としては、０２５以下ではＧａＡｓ
とのエツチング選択比が大きく取り、ないこと、又０層
４以上でｉＪ： Ｔ！子易動度が著しく低下する為抵抗
を下げる効果が期待できなくなるため、０２５〜０．４
の間が適当である０次にＣＶＤ５ｉＯ２４４ｋ成長さ
せる（成長工ａａ）。次にゲート電極を形成すべき部分
をホルジストマスク４５を用いて選択的にドライエツチ
ングを行い、 Ｇａｏ、７Ａ４ｏ、３Ａｓ層の途中まで
電極怒あけ全行う（ゲート窓あけ工程ｂ）０次いで０ａ
ＡｓとＧａ ０．７ｎ ｏ、３Ａｓとの選択比の大きな
エッチャントでゲート部のＧａＡＪＩＡｓ層４３のエッ
チングｌ！＆ 人−ｆ ｆｊなう（ゲート電・ソチング
」二４呈Ｃ）。
この１１．’？層４３のみが除去さノ１．る。ホトレジ
ストを除、Ｉｇｌ、た叱シηットギーゲート１「極４６
として（ｉ嵌置′ｆＡｎ蒸楕する （シｑットギーメタ
ル形成に惺ｄ）。ゲート電べべ部分をホトレジスト４７
でＩＱい、ゲート１状外の領域に破着し念Ａ（？をエツ
チング除去した後、ホトレジストを除去する（不便部（
つショットキーメタル除去工程ｅ）、Ｉ＋＋＋ｏａｏ、
７Ａ−ｅｎ、ｑ Ａｓ 、ｌ帝４３上面にソース、ドレ
インの各オーミック電極を形成し、ソース、ドレイン電
極４８゜４９を夫々形成する（工程ｆ）。各電極にボン
ディングパソドを形成し、ポンディング後ソース抵抗■
（８、つ評価を行なった結＠ｎ−（）ａＡｓによる同一
断面リセス４７．７造の素子のＲｓの約１１５の値に低
減でれて卦り、本構造の１１Ｈ層リセス構造の採用によ
り、従来より一段と優れた半導体装置を得ることができ
た。これはオーミック電極下に動作層１２とへテロ接合
全形成する半導体層を介在させた故である。
ストを除、Ｉｇｌ、た叱シηットギーゲート１「極４６
として（ｉ嵌置′ｆＡｎ蒸楕する （シｑットギーメタ
ル形成に惺ｄ）。ゲート電べべ部分をホトレジスト４７
でＩＱい、ゲート１状外の領域に破着し念Ａ（？をエツ
チング除去した後、ホトレジストを除去する（不便部（
つショットキーメタル除去工程ｅ）、Ｉ＋＋＋ｏａｏ、
７Ａ−ｅｎ、ｑ Ａｓ 、ｌ帝４３上面にソース、ドレ
インの各オーミック電極を形成し、ソース、ドレイン電
極４８゜４９を夫々形成する（工程ｆ）。各電極にボン
ディングパソドを形成し、ポンディング後ソース抵抗■
（８、つ評価を行なった結＠ｎ−（）ａＡｓによる同一
断面リセス４７．７造の素子のＲｓの約１１５の値に低
減でれて卦り、本構造の１１Ｈ層リセス構造の採用によ
り、従来より一段と優れた半導体装置を得ることができ
た。これはオーミック電極下に動作層１２とへテロ接合
全形成する半導体層を介在させた故である。
以上本発明の具体的実施例として特定な方法。
材料素子寸法で説明したが本技術思想から明らかなよう
に本実施例に限定されることなく適用さり。
に本実施例に限定されることなく適用さり。
ることはいうまでもない。例えば、動作層としてＩｎＰ
やＩｎＳｂ 、 ＧａＳｂ等の化合物半導体を用い、こ
れとへテロ＋１合を形成する高不純物濃度（低抵抗）の
半導体Ｊ脅全オーミック電極の下に設ければ、本発明の
効果は十分得らハ、る。
やＩｎＳｂ 、 ＧａＳｂ等の化合物半導体を用い、こ
れとへテロ＋１合を形成する高不純物濃度（低抵抗）の
半導体Ｊ脅全オーミック電極の下に設ければ、本発明の
効果は十分得らハ、る。
第１図、第２図は夫々従来の（）ａＡｓｌｉ’ＥＴの断
面図、第３図は本発明の一実施例によるＧａＡｓＦＥＴ
の断面図、第４図ａ乃至ｆは本帽計！ｌの製造工程に沿
った各工程１所面図である。 Ｆｌ ＋ １１．４１ ”””ｆＪａＡｓ 層板、 ４
，１２．４２−・−・−ＧａＡｓアクティブＩ帽 ６．
１３．４３−・＝ｎ＋十層、１．１５．４８・・・・・
・ソース電極、２，１６．４９・・・・・・ ドレイン
電極Ｉ極、３，１４．４６・・・・・・ゲート電極、４
４・・・Ｓｉ ０２膜、４５・・・・・・ＰＲマスク膜
猶１図 第２図 ＄３圀 Ｉ 催４図
面図、第３図は本発明の一実施例によるＧａＡｓＦＥＴ
の断面図、第４図ａ乃至ｆは本帽計！ｌの製造工程に沿
った各工程１所面図である。 Ｆｌ ＋ １１．４１ ”””ｆＪａＡｓ 層板、 ４
，１２．４２−・−・−ＧａＡｓアクティブＩ帽 ６．
１３．４３−・＝ｎ＋十層、１．１５．４８・・・・・
・ソース電極、２，１６．４９・・・・・・ ドレイン
電極Ｉ極、３，１４．４６・・・・・・ゲート電極、４
４・・・Ｓｉ ０２膜、４５・・・・・・ＰＲマスク膜
猶１図 第２図 ＄３圀 Ｉ 催４図
Claims (1)
- 動作層として働く半導体層の表面に形成された整流性接
触電極と、前記半導体層と接しこれとへテロ接合金形成
する高不純物濃度の半導体層」二に設けられた非整流性
接触電極とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140274A JPS5929464A (ja) | 1982-08-12 | 1982-08-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140274A JPS5929464A (ja) | 1982-08-12 | 1982-08-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5929464A true JPS5929464A (ja) | 1984-02-16 |
Family
ID=15264959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140274A Pending JPS5929464A (ja) | 1982-08-12 | 1982-08-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929464A (ja) |
-
1982
- 1982-08-12 JP JP57140274A patent/JPS5929464A/ja active Pending
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