JPH02210880A - 量子干渉効果素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、量子干渉効果素子の構造に係り、製造プロセ
スの容易化をはかり、且つ、プレーナー構造としてＬＳ
Ｉ化の実現を容易としたデバイス構造に関する。

〔従来の技術〕

量子干渉効果素子の従来例としては、アイ・イー・デイ
−・エム−テクニカル・ダイジェスト。

１９８６年の第７６頁から第７９頁（ＩＥＤＭ、Ｔａｃ
ｈ、Ｄｉｇ、（１９８Ｂ）、ｐｐ７６−７９）において
論じられているようなＱＵＩＴ（カンタム　インタフェ
アランス　トランジスタ：　Ｑｕａｎｔｕ膳Ｉｎｔｅｒ
ｆａｒａｎｃｅ　Ｔｒａｎｓｉｓｔｏｒ）がある。

〔発明が解決しようとする課題〕

上記ＱＵＩＴを、そのまま実用化するには以下の様な問
題がある。

（１）　ＡｌｌＧａＡｓｓ層上に成長させるＧ　ａ　Ａ
　ｓ層は「歪み」を持ち易いので、最初のチャネルと２
段目のチャネルの結晶の質が同等ではない可能性がある
０本素子のように微小なチャネルを用いるデバイスでは
、結晶中の歪みがもたらす影響は大きい。

（２）プロセス工程を考える場合、最初の結晶成長で１
段目のチャネルとその上のＡ　Ｑ　ＧａＡｓ層を成長さ
せ、Ａ　Ｑ　ＧａＡｓ層のエツチングを行った後に２段
目のチャネルとその上のＡ　ｎＧａＡｓ層を成長させる
ことになり、結晶成長の工程が２回以上必要となるので
、スループットの点で好ましくない。

（３）１段目のチャネルと２段目のチャネルを仕切るＡ
　ｍ　ＧａＡｓと、ゲートとのりソゲラフイエ程での合
わせずれが問題となる。

（４）入力の端子をＮ個とすると１分岐するチャネルの
数は（Ｎ＋１）個となり、結晶成長のプロセスも（Ｎ＋
１）回必要となる。このことは、実用上複数入力にする
ことを困難とする。

〔課題を解決するための手段〕

ＱＵＩＴの複数に分岐したチャネルに均質なものを使う
為には、同じ結晶成長過程で複数のチャネルを同時に形
成することを可能とするデバイス端造としなくてはなら
ない、この為に、本発明においては複数のチャネルを同
一平面上に配置させるようにしたものである。このこと
により結晶成長工程を２回以上に分けなくてすむという
利点が得られ、素子製造のスループットが向上する。

複数に分岐したチャネルを作る為には、例えば１本のチ
ャネルの途中を、ＦＩＢ　（フォーカストイオン　ビー
ム：　Ｆｏｃｕｓｓｅｄ　Ｉｏｎ　Ｂｅａｍ）　、ある
いはドライエツチング等の手法で削り取って分岐させる
ことができる。このことは複数の入力を可能とする効果
もある。

１本のチャネルの途中に穴を開けて分岐させた後、分岐
させた各々のチャネルに異なるポテンシャルを与える為
には、別々のゲート電極を設けなくてはならないが、ゲ
ート形成の為のりソゲラフイエ程での合わせ精度を考慮
すると、ゲートをチャネルの側面で接触させる方法と、
チャネルを分岐させる工程で、ゲートも１緒に分離する
方法とが考えられる。プロセスの容易さを考えると後者
の方法が有利である。

〔作用〕

本発明によれば、１本のチャネル中の一部分のチャネル
形成層を除去して非チャネル領域を形成し、チャネルを
分岐させているので、各チャネルは均質となり、動作電
圧の再現性が良くなる。また、これによってチャネル形
成の結晶成長工程を２回以上行なう必要がなく、素子製
作のスループットが向上する。更に、分岐したチャネル
が同一平面上に並ぶので集積回路の構成が容易となる。

プロセス工程の簡略化は、複数入力の構成とすることも
容易化する。

チャネルの切断の際にゲートも１緒に切断してしまうこ
とで１分岐したチャネルに別々のポテンシャルを与える
ことが可能となる。又、従来のＱＵＩＴが片側のチャネ
ルしかゲートをもてないのに対し、個々のチャネルが各
々ゲートをもっているので１次元電子ガス、あるいはそ
れに近い状態の２次元電子ガスを使った量子干渉を行な
うことも可能となる。

なお、非チャネル領域の平面形状寸法は可能な限り小さ
い方がコンダクタンスを大きくとれる。

動作可能な寸法の上限として、長さ方向は非チャネル領
域をソース・ドレイン電極の手前まで設けても本デバイ
スは動作する０幅方向の上限は、非チャネル領域の深さ
の違いにより２つの場合に分れる。即ち、非チャネル領
域がチャネル層すべてを貫通する場合は、チャネル層の
幅方向の端からその表面準位によって延びる空乏層チャ
ネルが塞がれて電流が流れなくなる寸法である。

また、非チャネル領域がチャネル層を貫通しない場合は
、本来微小であった電流、すなわち分岐されずに非チャ
ネル領域の下を流れる電流が、非チャネル領域の幅が大
きくなるに従って増加し、最後にはゲート電圧による変
調が困難となる。この寸法が上限である。

また、非チャネル領域の平面形状は、楕円、四辺形２円
、長円等任意の形状で良い。

〔実施例〕

本発明の一実施例としてＧ　ａ　Ａ　ｓとＡ　Ｑ　Ｇａ
Ａｓを用いて作製したＱ　Ｕ　Ｉ　Ｔ　（Ｑｕａｎｔｕ
ｍ　ＩｎｔｅｒｆｅｒｅｎｃｅＴｒａｎｓｌｓｔｏｒ）
素子を示す。

他の半導体の組み合わせ、或いは半導体と絶縁体の組み
合わせで作ることも可能である。

第１図にデバイス構造、第２図に作製のプロセス工程を
示す。

第１図（ａ）は概略斜視図、同図（ｂ）は上面図１図中
のＡ−Ａ’線の部分の断面図を同図（ｃ）に示す１図中
では省いているが、実際にはソース・ドレイン４め接触
抵抗を下げる為に、ソース・ドレイン４の部分にイオン
打込みを行って真下にあるアンドープＧａＡｓ　ｌをｎ
＋　−ＧａＡｇにする。

ソースとドレインの間の距離は電子がパリスティックに
伝導する位に小さくする必要がある。

温度が４．２にの時、２次元電子ガスの移動度が１０’
ｃ＋ｊ／Ｖ−ｓ　　であり、フェルミ速度が１０７ｃｎ
／ｓ　であることを考慮すると、ドレイン電圧が数ｍＶ
でチャネル長は１μｍ以下となる必要がある。動作温度
をもう少し高く設定すれば。

チャネル長もそれに応じて短くしなくてはならない。

チャネル幅は、電子が最低サブバンド状態のみを占有す
る位小さくしなくてはならない。

両端の空乏層も考慮すれば、電子濃度ＩＱ１１備−工で
０．１μｍ以下とする必要がある。電子濃度を高くすれ
ば、それに応じて短くする必要がある。

電子をパリスティックに伝導させるアンドープＧａＡｓ
のチャネル１の中央にＦＩＢ、あるいはＸ線リソグラフ
ィによって穴９を開ければ、穴９の手前で電子は分岐し
、再び合流して＃１４８Ｍされる。

チャネルの幅も充分小さいので、電子は単色性を保った
ままポテンシャルの低いＮ−ＡＱＧａＡｇ２とのへテロ
界面沿いを伝導する。

分岐したチャネルの領域ではｎ＋　−ＧａＡｓ３の影響
でヘテロ界面に２次元電子ガスが生成されるが、ゲート
５，６に負方向の電圧をかけることで２次元電子ガスを
消失させることができる。従ってｎ＋　−Ｇ　ａ　Ａ　
ｓ　３のキャリア濃度はゲート５゜６の動作設定電圧に
より決定される。

（０）に穴９で分岐されたチャネルの断面図を示す、電
子はへテロ界面に近いポテンシャルの低い領域を通過す
るので、穴９は１−ＧａＡ５ｌを完全に分断する必要は
なく、　Ｎ−ＡＱＧａＡｓ２を削って１−ＧａＡ＋ｓｌ
を露出させる程度で良い。

ゲート電圧を各々、　Ｖｏｌ、　Ｖｏｗとし、ゲート長
をり、１方向の電子速度をＶ、ブランクの定数をｈ、と
す′る時、穴に沿って伝導し、合成される電子は各々の
ゲート電圧によって変調を受け１次式で示される位相差
φをもつことになる。

φ＝　２　ｘ　ａ　（ＶＯＲ−Ｖａｔ）／　ｖ　・ｈ　
　　−（１）よって、ソース・ドレイン間のコンダクタ
ンスは次式で示される周期性の係数がかかつてくる（第
１１図（ｄ）参照）。

Ｇ＝Ｇｏ（１＋＜ｃｏｓφ＞）　　　　　　　・（２）
ここに、く〉は電子の集合平均を示す。

寄生抵抗の効果を無視する時、ＧＯはソース・ドレイン
間電圧に比例する。但し、電子はパリスティックに伝導
させる為、ドレイン電圧は光学フォノンエネルギーより
小さい３０ｍＶ程度が上限となる。ゲート電圧は２次元
電子ガスを発生させる電圧が上限となり、ｎ　　Ａ　Ｑ
　ＧａＡｓ２とｎ＋　　ＧａＡｓ３の濃度によって調整
を行う。

本発明で、２つのゲート５，６にかける電圧によって位
相差φを生ザしめ、コンダクタンス変調を行う半導体素
子を作ることができる。パリスティックな伝導とキャリ
アの蓄積を伴なわない変調によって極めて高い動作周波
数をもたせることが可能となる。

第２図に１本発明のプロセス工程を示す。

半絶縁性基板上にアンドープＯａ　Ａ　ｔｓ　１を約３
０　ｎ　ｍ、　　ｎ−ＡＱＧａＡｓ２を約２０ｎｍ、ｎ
＋　−Ｇ　ａ　Ａ　ｓ　３を約１０ｎｍ、ＭＢＥ　（モ
レキュラビーム　エピタキシー：　Ｍｏ１ｅｃｕｌａｒ
　ＢａａａＥｐｌｔａｘｙ）で結晶成長させ（ａ）、ゲ
ート・ソース・ドレインの部分だけ残して、ｎ＋　−Ｇ
ａＡｓ３を除去した後、ウェット・エツチングによって
。

＠Ｏ，ＯＳμｍ、長さ１μｍのへテロ接合の能動層を加
工する（ｂ）。

ショットキー金属としてＷＳｉ（タングステン・シリサ
イド）を被着し、ゲートの部分だけ残したものが（Ｑ）
図である。

ＦＩＢあるいはｘ＃Ｉリソグラフィによってチャネルの
中央に穴９を開け、ゲート５　、　ｎ＋−ＧａＡｇ３゜
Ｈ−Ａ　Ｑ　ＧａＡｓ２を中央で分離し非チャネル領域
を形成する。

ここで、穴９の大きさは、電流方向に対してはソース・
ドレイン電極７，８の所まで大きくできるが、幅方向に
対しては、小さい程素子の特性が良くなるので、ｎ÷−
Ｇ　ａ　Ａ　ｓ　３を完全に分離できる範囲でなるべく
小さくする。

ソース・ドレインの部分は接触抵抗を下げるために、イ
オン打込みを行なってｎ中層１０としたものが（ｄ）図
である。

ソース・ドレインのオーミック電極をつけ、配線工程を
行なうことで、本発明による量子干渉効果素子は完成す
る。

第３図は、第２図と別のプロセス工程を用いた実施例で
あり１本実施例では、ソース・ドレインの寄生抵抗を下
げることが可能となる。

半導体基板上にアンドープＧａＡｓ　１、ｎ　−Ａ　Ｑ
　ＧａＡｓ２を成長（ａ）した後、ソース・ドレインの
部分でｎ−＾ΩＧａＡｓ２をエツチングし、アンドープ
Ｇ　ａ　Ａ　ｓ　１を素子寸法までエツチングによって
削る（ｂ）、素子寸法として、チャネル長０．５μｍ、
チャネル幅０．０６ｐｍ、高さ０．０３μｍとする。

ソース−ドレイン・ゲートの部分に選択エピタキシャル
成長でｎ÷−Ｇ　ａ　Ａ　ｓ　３を形成したのが、（ｃ
）であり、ゲートとしてＷＳｉを約０．０３μｍ堆積し
た後、ゲートの部分のみ残す（ｄ）。

チャネルの中央に穴９を開けた後、ソニス・ドレインの
オーミック電極を被着し、配線工程を行なう。

（発明の効果〕 本発明によって量子干渉効果素子が容易に作製できる１
分岐したチャネルは結晶的に均質であり、しかもＡ　Ｑ
　ＧａＡｓ層の上にＧａＡｓ層を成長させる必要がない
ので高品質の素子を得やすい。

また、結晶成長層の層数を減少させることができたので
、プロセスが容易になる他に、素子特性の再現性がよく
なるという効果も得られる。

他にゲートは複数本必要となり、４端子以上の素子とな
るのは不利であるが、各チャネルの電位を各々設定でき
るので、信頼性が上がるという効果がある。さらに、本
発明では分岐したチャネルは全て同一平面に配置される
ので、集積回路を構成するのが容易となる。

【図面の簡単な説明】

第１１は、本発明の一実施例の量子干渉効果素子の斜視
図、平面図、および断面図と二つのゲート電位間の電位
差とコンダクタンスの関係を示す特性図、第２図は本発
明の実施例の素子作製プロセスを示す断面図、第３ｖ４
は、本発明の他の実施例のプロセスを示す断面図である
。 １−　ｉ　−Ｇ　ａ　Ａ　ｓ、２−ｎ−ＡＲＧａＡｓ　
、　；ｌ・ｎ＋−ＧａＡｓ、４・・・ｎ÷−ＧａＡｓ、
５・・・高融点金属（第１ゲート）、６・・・高融点金
ｍ（第２ゲート）、７．８・・・ソース又はドレイン電
極、９・・・穴、１０・・・イオン打込みによるｎす層
、１１・・・Ｓｉｎ！又はＳｉＮ、１２・・・ショット
キー金属。 ７４’１ＩｌｌＡ　　轟翻＋　／１％用鞠−伽第　ｌ　
凹 第 第 目

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に故意にドープしないチャネルとなる
   第１の半導体層と、該第１の半導体層中にポテンシャル
   の低い領域を与える為のｎ型の導電型を有する第２の半
   導体層とを有し、且つ該第２の半導体層に切り込みを入
   れてチャネルを流れる電子を分岐させ、再び合流させる
   ことを特徴とした量子干渉効果素子。 ２、請求項第１項記載の半導体装置において、前記第２
   の半導体層に入れる切り込みによつてゲートを分断し、
   分岐したチャネルの各々に異なるポテンシャルを加える
   ことを特徴とした量子干渉効果素子。