JPS5930335B2 - オ−トリセツト回路 - Google Patents
オ−トリセツト回路Info
- Publication number
- JPS5930335B2 JPS5930335B2 JP53107582A JP10758278A JPS5930335B2 JP S5930335 B2 JPS5930335 B2 JP S5930335B2 JP 53107582 A JP53107582 A JP 53107582A JP 10758278 A JP10758278 A JP 10758278A JP S5930335 B2 JPS5930335 B2 JP S5930335B2
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- JP
- Japan
- Prior art keywords
- circuit
- capacitor
- reset
- charging capacitor
- auto
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 24
- 230000010355 oscillation Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 244000144992 flock Species 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はＭＯ８型トランジスタで構成されたオートリセ
ット回路に関するものである。
ット回路に関するものである。
本発明の主目的は、電源投入時に、論理回路を初期状態
にする為のリセット信号を自動的に出力する回路を提供
する事にある。
にする為のリセット信号を自動的に出力する回路を提供
する事にある。
従来のオートリセット回路は、第１図に示される如く、
論理回路１のＲＥＳＥＴ端子２に充電用コンデンサ３と
時定数を持たせる為の抵抗４を接続して構成される。
論理回路１のＲＥＳＥＴ端子２に充電用コンデンサ３と
時定数を持たせる為の抵抗４を接続して構成される。
該従来回路の動作を説明すると、論理回路１に電源投入
直後、コンデンサ３は電荷を充電していないので、Ｌ”
レベルにある。
直後、コンデンサ３は電荷を充電していないので、Ｌ”
レベルにある。
従って、ＲＥＳＥＴ端子２ではリセット信号が出力され
た状態にある。
た状態にある。
その後コンデンサ３は抵抗４を通して充電し、“Ｈｕレ
ベルになる為、論理回路１に対するリセット信号は解除
される。
ベルになる為、論理回路１に対するリセット信号は解除
される。
リセット信号が出て解除されるまでの時間は、時定数Ｃ
Ｒで決まる。
Ｒで決まる。
実際の回路に於いてＲはおよそＩＯＫΩ〜数Ｍ、Ｑ、
Ｃはおよそ０，０１μＦ′−１μＦであり、従って時定
数は１〜１００ｍ５ｅｃとなる。
Ｃはおよそ０，０１μＦ′−１μＦであり、従って時定
数は１〜１００ｍ５ｅｃとなる。
半導体集積回路で実現できる抵抗値は通常数ＭΩ以下、
コンデンサＣは１０ ＰＦ以下であるので実現可能な時
定数は数十μｓｅｃとなる。
コンデンサＣは１０ ＰＦ以下であるので実現可能な時
定数は数十μｓｅｃとなる。
従って従来のオートリセット回路はＩＣ化する事は非常
に難しく、コンデンサを外付けしなければならない欠点
があった。
に難しく、コンデンサを外付けしなければならない欠点
があった。
本発明は以上の説明で明らかになった従来回路の欠点（
即ち、コンデンサ３をＩＣの内部回路として組み込めず
、外付けとすること）を解決して、単一の半導体基板に
構成する事が容易なオートリセット回路を提供するもの
である。
即ち、コンデンサ３をＩＣの内部回路として組み込めず
、外付けとすること）を解決して、単一の半導体基板に
構成する事が容易なオートリセット回路を提供するもの
である。
第２図は本発明に於ける回路構成であり、以下詳細に説
明する。
明する。
第２図に於て、５，６，７はＰチャンネル型ＭＯＳトラ
ンジスタ、８，９はＣＭＯ８型Ｏ８バータ、１０は充電
用コンデンサ、１１はクロック信号端子、２は論理回路
１のリセット信号入力端子である。
ンジスタ、８，９はＣＭＯ８型Ｏ８バータ、１０は充電
用コンデンサ、１１はクロック信号端子、２は論理回路
１のリセット信号入力端子である。
ＰチャンネルＭＯＳトランジスタ５のソースは電源端子
１２にドレインはＰチ＋ンネルＭＯ８）ランジスタロの
ソースに接続され、該トランジスタ６のドレインは、コ
ンデンサ１０の一端とＣＭＯ８型Ｏ８バータ８の入力端
子に接続されてオンオフ動作によりコンデンサ１０を充
電する充電回路を構成し、コンデンサ１０の他端は固定
バイアス端子即ち接地に接続されている。
１２にドレインはＰチ＋ンネルＭＯ８）ランジスタロの
ソースに接続され、該トランジスタ６のドレインは、コ
ンデンサ１０の一端とＣＭＯ８型Ｏ８バータ８の入力端
子に接続されてオンオフ動作によりコンデンサ１０を充
電する充電回路を構成し、コンデンサ１０の他端は固定
バイアス端子即ち接地に接続されている。
１５は電源電圧ＶＤＤにより動作するフロック発振回路
である。
である。
電圧レベルを保持する為のＰチャンネルＭＯ８）ランジ
スタフは、そのソースを電源端子１２にドレインをＰチ
ャンネルＭＯＳトランジスタ６のドレインに接続され、
ゲートは、ＣＭＯ８型Ｏ８バータ８の出力部に接続され
ている。
スタフは、そのソースを電源端子１２にドレインをＰチ
ャンネルＭＯＳトランジスタ６のドレインに接続され、
ゲートは、ＣＭＯ８型Ｏ８バータ８の出力部に接続され
ている。
該ＣＭＯ８型Ｏ８バータ８の出力部は論理回路１のリセ
ット信号入力端子２に接続されている。
ット信号入力端子２に接続されている。
また、クロック信号端子１１はＰチャンネル型ＭＯＳト
ランジスタ５のゲートと、ＣＭＯ８型Ｏ８バータ９の入
力部に接続されている。
ランジスタ５のゲートと、ＣＭＯ８型Ｏ８バータ９の入
力部に接続されている。
該インバータ９の出力部はＰチャンネル型ＭＯＳトラン
ジスタ６のゲートに接続されている。
ジスタ６のゲートに接続されている。
次に本発明の動作について詳細に説明する。
リセット回路１４に電源電圧が印加されると第３図′ａ
に示す様にＯボルトからＶＤＤに上昇するまで有限時間
ｔａなる時間がかかる。
に示す様にＯボルトからＶＤＤに上昇するまで有限時間
ｔａなる時間がかかる。
電源投入時コンデンサ１０は完全に放電した状態にある
ので、該コンデンサ１０の接続部１３は″Ｌ”レベル状
態にある。
ので、該コンデンサ１０の接続部１３は″Ｌ”レベル状
態にある。
故にインバータ８を通したリセット端子２にはＨ”レベ
ルが現われ論理回路１をリセットした状態にある。
ルが現われ論理回路１をリセットした状態にある。
従ってＰチャンネルＭＯＳトランジスタ７はゲートが０
Ｈ”レベル状態なので非導通状態となる。
Ｈ”レベル状態なので非導通状態となる。
第３図すの如く電源電圧の上昇と共にクロック信号発振
器１５のクロック信号ＣＬは上昇して発振状態に入って
いく。
器１５のクロック信号ＣＬは上昇して発振状態に入って
いく。
この電源投入時からクロック信号入力時までの時間は第
３図のタイムチャートにｔａで示されている。
３図のタイムチャートにｔａで示されている。
該クロック信号が端子１１に入力されると、Ｐチャンネ
ルＭＯＳトランジスタ６はインバータ９を通してゲート
に入力される為トランジスタ５，６は各々逆相で導通及
び非導通状態をくり返えす。
ルＭＯＳトランジスタ６はインバータ９を通してゲート
に入力される為トランジスタ５，６は各々逆相で導通及
び非導通状態をくり返えす。
該ＰチャンネルＭＯＳトランジスタ５，６はクロック信
号が切り換わる時同時に導通状態になる瞬間があるので
コンデンサ１０は次第に第３図Ｃの如く充電されてくる
。
号が切り換わる時同時に導通状態になる瞬間があるので
コンデンサ１０は次第に第３図Ｃの如く充電されてくる
。
コンデンサ１０の接続部１３の電位がＣＭＯＳインバー
タ８のスレッショルド電圧ＶＴＲを越えると、該インバ
ータ８の出力レベルは反転して第３図ｄの如＜ ” Ｌ
”レベルとなり、論理回路１はリセット状態から解除
される。
タ８のスレッショルド電圧ＶＴＲを越えると、該インバ
ータ８の出力レベルは反転して第３図ｄの如＜ ” Ｌ
”レベルとなり、論理回路１はリセット状態から解除
される。
これによりＰチャンネルＭＯＳトランジスタ７は導通状
態となり、コンデンサ１０の接続部１３の電位は以後の
クロック信号とは無関係に第３図Ｃの如くＨ”レベルに
保持される。
態となり、コンデンサ１０の接続部１３の電位は以後の
クロック信号とは無関係に第３図Ｃの如くＨ”レベルに
保持される。
第３図のタイムチャートに於いてクロック信号入力時か
らリセット信号解除までの時間ｔａが実質的にリセット
信号のパルス巾となり、実際の回路ではクロック信号の
数１０発分に相当する。
らリセット信号解除までの時間ｔａが実質的にリセット
信号のパルス巾となり、実際の回路ではクロック信号の
数１０発分に相当する。
以上の動作で明らかな様に本発明の回路では電源投入直
後リセット信号が出力された状態にありクロック信号が
安定状態になった後、論理回路のリセット状態が解除さ
れる事を特徴としている。
後リセット信号が出力された状態にありクロック信号が
安定状態になった後、論理回路のリセット状態が解除さ
れる事を特徴としている。
本発明回路に於いて抵抗４が不用であり且つコンデンサ
１０は小容量で良い為外付部品を用いる必要がない。
１０は小容量で良い為外付部品を用いる必要がない。
従って単一の半導体基板内に容易に構成できる利点を有
する。
する。
尚実施例に於いてＰチャンネルＭＯ８Ｉ−ランジスタは
ｎチャンネル型ＭＯＳトランジスタに置換可能である。
ｎチャンネル型ＭＯＳトランジスタに置換可能である。
更に充電回路は複数個のＰ又はＮ型トランジスタを直列
接続して構成可能である。
接続して構成可能である。
本発明はマイクロコンピュータ、時計等のクロック信号
源を有する総ての集積回路に組み込めるオートリセット
回路として応用できる。
源を有する総ての集積回路に組み込めるオートリセット
回路として応用できる。
第１図は従来のオートリセットセット回路、第２図は本
発明のオートリセット回路、第３図は第２図の回路に於
けるタイムチャートを示している。 １・・・・・・論理回路、５，６，７・・・・・・Ｐチ
ャンネルＭＯＳトランジスタ、８．９・・・・・・ＣＭ
ＯＳインバータ、１０・・・・・・コンデンサ、１５・
・・・・・クロック発振回路。
発明のオートリセット回路、第３図は第２図の回路に於
けるタイムチャートを示している。 １・・・・・・論理回路、５，６，７・・・・・・Ｐチ
ャンネルＭＯＳトランジスタ、８．９・・・・・・ＣＭ
ＯＳインバータ、１０・・・・・・コンデンサ、１５・
・・・・・クロック発振回路。
Claims (1)
- 【特許請求の範囲】 １ 一端が電源の第１の固定電位端子に結合された充電
用コンデンサと、 前記電源により動作するロック源に接続された第１のＣ
ＭＯＳインバータと、 前記電源の第２の固定電位端子と前記充電用コンデンサ
間に直列接続され且つ一部のＭＯＳトランジスタのゲー
トは前記クロック源に直接接続され残りのＭＯＳトラン
ジスタのゲートは前記第１のＣＭＯＳインバータの出力
部に接続された複数のＭＯＳトランジスタから構成され
て、オンオフ動作により前記充電コンデンサを充電する
充電回路と、 前記充電コンデンサの他端が所定の電位になるとリセッ
ト信号を出力する第２のＣＭＯＳインバータと、 前記リセット信号がゲート電極に入力されると前記充電
用コンデンサの他端に前記第２の固定電位を接続し前記
充電用コンデンサの充電レベルを電源電位に保持するＭ
Ｏ８Ｉ−ランジスタから成るオートリセット回路。 ２ 前記ＭＯＳトランジスタがＰ又にＮ型ＭＯＳトラン
ジスタであることを特徴とする特許請求の範囲第１項記
載のオートリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53107582A JPS5930335B2 (ja) | 1978-09-04 | 1978-09-04 | オ−トリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53107582A JPS5930335B2 (ja) | 1978-09-04 | 1978-09-04 | オ−トリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5534571A JPS5534571A (en) | 1980-03-11 |
| JPS5930335B2 true JPS5930335B2 (ja) | 1984-07-26 |
Family
ID=14462811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53107582A Expired JPS5930335B2 (ja) | 1978-09-04 | 1978-09-04 | オ−トリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930335B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139735U (ja) * | 1982-03-15 | 1983-09-20 | 沖電気工業株式会社 | イニシヤライズ信号発生回路 |
| JP5094355B2 (ja) * | 2007-12-07 | 2012-12-12 | ラピスセミコンダクタ株式会社 | パワーオンリセット回路 |
-
1978
- 1978-09-04 JP JP53107582A patent/JPS5930335B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5534571A (en) | 1980-03-11 |
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