JPS5931230B2 - Ｍｏｓ型半導体集積回路の製造方法 - Google Patents
Ｍｏｓ型半導体集積回路の製造方法Info
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- JPS5931230B2 JPS5931230B2 JP51084850A JP8485076A JPS5931230B2 JP S5931230 B2 JPS5931230 B2 JP S5931230B2 JP 51084850 A JP51084850 A JP 51084850A JP 8485076 A JP8485076 A JP 8485076A JP S5931230 B2 JPS5931230 B2 JP S5931230B2
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- silicon
- oxide film
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Description
【発明の詳細な説明】
本発明は短チャンネル、高耐圧を要するＭＯＳ型半導体
集積回路の製造方法に関する。
集積回路の製造方法に関する。
近年、ＭＯＳ型半導体集積回路はますます高密度化が要
望され素子寸法の縮小が必要となつて来ている。
望され素子寸法の縮小が必要となつて来ている。
一方、ＭＯＳトランジスタでは、ゲート長が短かくなつ
てくるとドレイン空乏層電荷の寄与が大きなり、しきい
電圧Ｖｔの減少、ソース・ドレイン間耐圧の劣化等の問
題が生じてくる。
てくるとドレイン空乏層電荷の寄与が大きなり、しきい
電圧Ｖｔの減少、ソース・ドレイン間耐圧の劣化等の問
題が生じてくる。
本発明は、ドレイン領域の一部に極めて薄いｎ型領域を
形成して、耐圧、Ｖｔの劣化を防止するｎチャネルＭＯ
Ｓ集積回路の製造方法を提供するものである。
形成して、耐圧、Ｖｔの劣化を防止するｎチャネルＭＯ
Ｓ集積回路の製造方法を提供するものである。
次に、ＭＯＳ型集積回路の構成素子であるＭＯＳ型トラ
ンジスタの製造方法に関し、従来実施されてきた例につ
いて述べる。
ンジスタの製造方法に関し、従来実施されてきた例につ
いて述べる。
第１図は最も一般的な製造例を示し、Ｎチャネル型につ
いて説明する。まずｐ型シリコン基板１にフィールド酸
化・ 膜２を約１μの厚さに熱酸化法により形成する。
次にトランジスタを形成すべき領域に酸化膜２を開口し
、ゲート酸化膜３を約１０００Λの厚さに形成する。さ
らに２の上に多結晶シリコン４をＳｉＨ４の熱分解によ
り約５０００入析出させる。こフ の状態を第１図Ａに
示す。次にフォトレジストを用いて、多結晶シリコンを
、ゲート領域４１および配線領域４２を除き除去する。
いて説明する。まずｐ型シリコン基板１にフィールド酸
化・ 膜２を約１μの厚さに熱酸化法により形成する。
次にトランジスタを形成すべき領域に酸化膜２を開口し
、ゲート酸化膜３を約１０００Λの厚さに形成する。さ
らに２の上に多結晶シリコン４をＳｉＨ４の熱分解によ
り約５０００入析出させる。こフ の状態を第１図Ａに
示す。次にフォトレジストを用いて、多結晶シリコンを
、ゲート領域４１および配線領域４２を除き除去する。
次いで、ゲート４１をマスクとしてゲート酸化膜をエッ
チングした後リンを約１μの深”５ さに拡散し、Ｎ型
ソース・ ドレイン領域５、５’を形成する。この時同
時に多結晶シリコン４１、４２にもリンが拡散される。
この状態をＢに示す。次にＣＶＤ法により、シリコン酸
化被膜６を約５０００λの厚さに全面に形成し、絶縁層
とし、コンタクトとる領域をフオト・レジストを用いて
開口する。この状態をＣに示す。次に配線用アルミニウ
ム膜７を約８０００λの厚さに真空蒸着法により析出さ
せ、フオト・レジストを用いて配線パターンを形成し、
工程を終了する。
チングした後リンを約１μの深”５ さに拡散し、Ｎ型
ソース・ ドレイン領域５、５’を形成する。この時同
時に多結晶シリコン４１、４２にもリンが拡散される。
この状態をＢに示す。次にＣＶＤ法により、シリコン酸
化被膜６を約５０００λの厚さに全面に形成し、絶縁層
とし、コンタクトとる領域をフオト・レジストを用いて
開口する。この状態をＣに示す。次に配線用アルミニウ
ム膜７を約８０００λの厚さに真空蒸着法により析出さ
せ、フオト・レジストを用いて配線パターンを形成し、
工程を終了する。
この状態をＤに示す。以上の工程により、通常のＭＯＳ
型トランジスタは製造されているが、高集積化が進み、
トランジスタの寸法が小さくなつてくると、この構造で
は種々の問題が生じてくる。
型トランジスタは製造されているが、高集積化が進み、
トランジスタの寸法が小さくなつてくると、この構造で
は種々の問題が生じてくる。
そのもつとも顕著なものが、しきい電圧Ｖｔの低下であ
る。トランジスタの有効ゲート長が４μ以下（以下短チ
ヤネルと記す。）になつてくると、第２図に示すように
Ｖｔは急激に低下してくることが報告されている。この
傾向はソース・ドレイン拡散の拡散深さが深い程顕著に
あられれる。したがつて短チヤネルでは拡散深さを約０
．３μ以下におさえる必要がある。しかし、アルミ配線
とのコンタクト領域ではアルミ・シリコン合金層が形成
されるため、薄い拡散層ではアルミが基板側へ再結晶時
に突き扱ける場合があり、問題を生じる。このため、短
チヤネル・トランジスタでは第３図Ａに示すような構造
を採用している。すなわちソース・ドレイン拡散５，５
′をそれぞれ２つの領域５，１６′および５′，１６′
に分割しコンタクト部分を深く、ゲート側方を浅くする
構造である。通常５，５′は１〜２μ，１６，１６″は
０．３μ程度の厚さになつている。この構造を実現する
工程は以下の通りである。まずｐ型基板１に約１μの厚
さのフイールド酸化膜２を熱酸化により形成し、次いで
フオト・レジストを用いて５，５″に相当する領域を開
口した後、リンを約１μの深さに拡散する。次に、トラ
ンジスタを形成すべき領域の酸化膜を、フオト・レジス
トを用いて除去した後、熱酸化によりゲート酸化膜３を
約１０００Ａの厚さに形成し、さらにこの上に、多結晶
シリコンを約５０００人の厚さにＣＶＤ法により析出さ
せる。再び、フオト・レジストを用いて、ゲート４を形
成し、全面にリンを約１２０ＫＶの加速電圧で、１×１
０１５ＣＴ１Ｌ−２の濃度にイオン注入する。この工程
によりフイールド酸化膜２およびシリコン・ゲート４は
厚いため、リンはその直下には注入されず、薄いゲート
酸化ノ膜下の領域１６，１６″にのみ注入される。
る。トランジスタの有効ゲート長が４μ以下（以下短チ
ヤネルと記す。）になつてくると、第２図に示すように
Ｖｔは急激に低下してくることが報告されている。この
傾向はソース・ドレイン拡散の拡散深さが深い程顕著に
あられれる。したがつて短チヤネルでは拡散深さを約０
．３μ以下におさえる必要がある。しかし、アルミ配線
とのコンタクト領域ではアルミ・シリコン合金層が形成
されるため、薄い拡散層ではアルミが基板側へ再結晶時
に突き扱ける場合があり、問題を生じる。このため、短
チヤネル・トランジスタでは第３図Ａに示すような構造
を採用している。すなわちソース・ドレイン拡散５，５
′をそれぞれ２つの領域５，１６′および５′，１６′
に分割しコンタクト部分を深く、ゲート側方を浅くする
構造である。通常５，５′は１〜２μ，１６，１６″は
０．３μ程度の厚さになつている。この構造を実現する
工程は以下の通りである。まずｐ型基板１に約１μの厚
さのフイールド酸化膜２を熱酸化により形成し、次いで
フオト・レジストを用いて５，５″に相当する領域を開
口した後、リンを約１μの深さに拡散する。次に、トラ
ンジスタを形成すべき領域の酸化膜を、フオト・レジス
トを用いて除去した後、熱酸化によりゲート酸化膜３を
約１０００Ａの厚さに形成し、さらにこの上に、多結晶
シリコンを約５０００人の厚さにＣＶＤ法により析出さ
せる。再び、フオト・レジストを用いて、ゲート４を形
成し、全面にリンを約１２０ＫＶの加速電圧で、１×１
０１５ＣＴ１Ｌ−２の濃度にイオン注入する。この工程
によりフイールド酸化膜２およびシリコン・ゲート４は
厚いため、リンはその直下には注入されず、薄いゲート
酸化ノ膜下の領域１６，１６″にのみ注入される。
これで約０．３μの拡散層１６，１６′が形成される。
これを第３図Ｂに示す。以下、第１図の工程と略々同じ
工程でトランジスタが形成される。以上が、従来、実施
されているＭＯＳ型集積回路もしくは短チヤネルのＭＯ
Ｓ型集積回路の製造法の一例である。本発明は、短チヤ
ネル・トランジスタに適用可能な薄いＰｎ接合の形成方
法を提供すると同時に、セルフ・アライン構造でかつ耐
圧の向上をもあわせて実現せんとするものである。
これを第３図Ｂに示す。以下、第１図の工程と略々同じ
工程でトランジスタが形成される。以上が、従来、実施
されているＭＯＳ型集積回路もしくは短チヤネルのＭＯ
Ｓ型集積回路の製造法の一例である。本発明は、短チヤ
ネル・トランジスタに適用可能な薄いＰｎ接合の形成方
法を提供すると同時に、セルフ・アライン構造でかつ耐
圧の向上をもあわせて実現せんとするものである。
まず、基本的なプロセスについて説明する。
高比抵抗のシリコン・ウエハ（例えば不純物濃度が１０
１５？−３以下）にボロンを６０ＫＶ，２×１０１２ｃ
ＴＬ−２のドーズ量に注入したのち、１０００１Ｃ，３
０分間ウエツト酸素中で酸化した場合、ボロンの偏析係
数が１より大であるため、ボロンは成長した酸化膜に吸
い出され、第４図Ａに示すようなプロフアイルになる。
即ち、表面濃度は著るしく低下する。一方、リンは１０
０ＫＶ，１×１０１２ｃｍ−２のドーズ量で注入した場
合、同様な酸化処理をおこなつたのちには、第４図Ｂに
示すように、表面に蓄積される。したがつて両者を注入
したのち、酸化処理をおこなえば、図Ａ，Ｂを重ねてわ
かるように表面から約０．２μの深さに低濃度のＰｎ接
合が形成される。本発明はこの薄いｎ型領域をトランジ
スタのドレインの一部として利用するものである。
１５？−３以下）にボロンを６０ＫＶ，２×１０１２ｃ
ＴＬ−２のドーズ量に注入したのち、１０００１Ｃ，３
０分間ウエツト酸素中で酸化した場合、ボロンの偏析係
数が１より大であるため、ボロンは成長した酸化膜に吸
い出され、第４図Ａに示すようなプロフアイルになる。
即ち、表面濃度は著るしく低下する。一方、リンは１０
０ＫＶ，１×１０１２ｃｍ−２のドーズ量で注入した場
合、同様な酸化処理をおこなつたのちには、第４図Ｂに
示すように、表面に蓄積される。したがつて両者を注入
したのち、酸化処理をおこなえば、図Ａ，Ｂを重ねてわ
かるように表面から約０．２μの深さに低濃度のＰｎ接
合が形成される。本発明はこの薄いｎ型領域をトランジ
スタのドレインの一部として利用するものである。
すなわち、本発明はシリコン・シリコン酸化物が１より
大なるｐ型不純物を注入した基板もしくは同不純物を含
む基板表面に選択的に同偏析係数が１より小なるｎ型不
純物をイオン注入し、選択酸化をおこなつてＭＯＳトラ
ンジスタの少くともソース・ドレイン領域の一部を形成
するものである。
大なるｐ型不純物を注入した基板もしくは同不純物を含
む基板表面に選択的に同偏析係数が１より小なるｎ型不
純物をイオン注入し、選択酸化をおこなつてＭＯＳトラ
ンジスタの少くともソース・ドレイン領域の一部を形成
するものである。
つぎに、本発明を適用したＭＯＳトランジスタの製造プ
ロセスについて説明する。
ロセスについて説明する。
第１の実施例
第５図にしたがつて説明する。
まず０．５〜１×１０１５ｃｍ−３のボロンを含むシリ
コン基板１を熱酸化し、約１μの厚さにフイールド・オ
キサイド２を形成する。次に、フオト・レジストにより
トランジスタを形成すべき領域を開口し、さらにゲート
酸化膜３を約５００Ａの厚さに形成する。次に２の上か
ら全面に、ボロンを４０Ｋ，２Ｘ１０１２ｃｒＩＬ′−
２のドーズ量で矢印のごとくイオン注入し、さらにリン
を同じく７０Ｋ，１．５×１０１２ｃＴｒＬ−２のドー
ズ量でイオン注入する。
コン基板１を熱酸化し、約１μの厚さにフイールド・オ
キサイド２を形成する。次に、フオト・レジストにより
トランジスタを形成すべき領域を開口し、さらにゲート
酸化膜３を約５００Ａの厚さに形成する。次に２の上か
ら全面に、ボロンを４０Ｋ，２Ｘ１０１２ｃｒＩＬ′−
２のドーズ量で矢印のごとくイオン注入し、さらにリン
を同じく７０Ｋ，１．５×１０１２ｃＴｒＬ−２のドー
ズ量でイオン注入する。
リンおよびボロンはフイールドオキサイド２が厚いため
、この直下のシリコン基板には到達せず薄いゲート酸化
膜３の直下のみ注入される。この状態を第５図Ａに示す
。次に、ソース・ドレインのコンタクト領域５，５″を
形成すべき部分をフオト・レジストを用いて開口し、全
面に、リンを含んだ多結晶シリコン４を約６０００人の
厚さにＣＶＤ法により析出させる。
、この直下のシリコン基板には到達せず薄いゲート酸化
膜３の直下のみ注入される。この状態を第５図Ａに示す
。次に、ソース・ドレインのコンタクト領域５，５″を
形成すべき部分をフオト・レジストを用いて開口し、全
面に、リンを含んだ多結晶シリコン４を約６０００人の
厚さにＣＶＤ法により析出させる。
もしくは不純物をドープしない多結晶シリコンを析出し
、リンを全面に拡散してリンを含んだ多結晶シリコンを
形成してもよい。次に、またフオト・レジストを用いて
多結晶シリコンをソース・ドレインのコンタクト部４お
よびゲート部４１を除き、他をエツチ・オフする。この
状態を第５図Ｂに示す。この時、ゲート酸化膜３は、多
結晶シリコンをマスタとして、エツチングしておいても
よい。次にウエハを１０００℃，３０分間、ウエツト酸
素中で酸化し多結晶シリコン間に約２７００λの酸化膜
２０を形成し、多結晶シリコンの一部を酸化して酸化膜
５１を形成する。
、リンを全面に拡散してリンを含んだ多結晶シリコンを
形成してもよい。次に、またフオト・レジストを用いて
多結晶シリコンをソース・ドレインのコンタクト部４お
よびゲート部４１を除き、他をエツチ・オフする。この
状態を第５図Ｂに示す。この時、ゲート酸化膜３は、多
結晶シリコンをマスタとして、エツチングしておいても
よい。次にウエハを１０００℃，３０分間、ウエツト酸
素中で酸化し多結晶シリコン間に約２７００λの酸化膜
２０を形成し、多結晶シリコンの一部を酸化して酸化膜
５１を形成する。
この時、酸化膜２０へのボロンの吸出しおよびリンの蓄
積により薄いソース・ドレイン領域となる低濃度ｎ型層
６１，６『が形成され、同時に多結晶シリコン４からリ
ンが基板中に拡散されてソース・ドレインコンタクト領
域となるｎ型拡散層５，５！が形成される。。型層６１
の厚さは約０．２μ程度となる。この状態を第５図Ｃに
示す。これでトランジスタの主たる部分が形成される。
このあと、通常の工程にしたがつて、多結晶シリコン４
，４１にコンタクト用の窓をあけ、アルミニウム（図示
せず）を蒸着、配線パターンを形成して、集積回路が完
成されるｃ以上の製造工程においてはゲート酸化膜直下
に注入されるがボロン濃度の方がリンのそれよりも大き
く、トランジスタのｔはボロンの注入量のみにより決定
される。すなわち、ゲート直下は酸化されないのでボロ
ンの吸出しはなく、リンの注入量は、ボロンの注入量よ
り低いため、Ｖｔにはきノかず、Ｖｔの制御は正確かつ
容易となる。
積により薄いソース・ドレイン領域となる低濃度ｎ型層
６１，６『が形成され、同時に多結晶シリコン４からリ
ンが基板中に拡散されてソース・ドレインコンタクト領
域となるｎ型拡散層５，５！が形成される。。型層６１
の厚さは約０．２μ程度となる。この状態を第５図Ｃに
示す。これでトランジスタの主たる部分が形成される。
このあと、通常の工程にしたがつて、多結晶シリコン４
，４１にコンタクト用の窓をあけ、アルミニウム（図示
せず）を蒸着、配線パターンを形成して、集積回路が完
成されるｃ以上の製造工程においてはゲート酸化膜直下
に注入されるがボロン濃度の方がリンのそれよりも大き
く、トランジスタのｔはボロンの注入量のみにより決定
される。すなわち、ゲート直下は酸化されないのでボロ
ンの吸出しはなく、リンの注入量は、ボロンの注入量よ
り低いため、Ｖｔにはきノかず、Ｖｔの制御は正確かつ
容易となる。
さらにボロンの吸出しによりゲート酸化膜直下よりもソ
ース・ドレイン領域の一部６１，６『の方が低不純物濃
度となり、空乏層が６１，６『に広がりドレイン耐圧が
低下しない。第２の実施例 注入の順序を次の通りにする。
ース・ドレイン領域の一部６１，６『の方が低不純物濃
度となり、空乏層が６１，６『に広がりドレイン耐圧が
低下しない。第２の実施例 注入の順序を次の通りにする。
まずボロンの注入を第５図Ａの状態でおこない、リン注
入を第５図Ｂの状態でおこなう。以下、実施例１の工程
で酸化する。第３の実施例 上記のプロセスはボロンを含む高比抵抗のシリコン基板
を用いて、ボロン、リンを注入したが本実施例は、ボロ
ンの注入を省略するものである。
入を第５図Ｂの状態でおこなう。以下、実施例１の工程
で酸化する。第３の実施例 上記のプロセスはボロンを含む高比抵抗のシリコン基板
を用いて、ボロン、リンを注入したが本実施例は、ボロ
ンの注入を省略するものである。
即ち、本来ボロンは基板中に含まれるので、必要量のボ
ロンを含んだ基板から出発するものである。まず、１．
０×１０１６儂−３のボロンを含んだｐ型シリコン基板
１をウエツト酸素中で熱酸化しフイールドオキサイド２
を形成する。次に、フオトレジストを用いてトランジス
タを形成する領域を開口し、ここにゲート酸化膜３を約
５００人の厚さに形成する。これを第５図Ａに示す。こ
の時５００への酸化膜では、ボロンの表面濃度は殆んど
低下せず、Ｖｔは基板濃度できまつた値になる。次に、
ソース・ドレインのコンタクトをとる領域５，５′の部
分のゲート酸化膜を開口し、リンをドープした多結晶シ
リコンを全面に析出し、フオト・レジストを用いて、ソ
ース・ドレインコンタクト領域４ゲート領域４１を形成
する。この時多結晶シリコンは、ノン゜ドーブのものを
析出し次いでリンを全面拡散してもよい。次に、この上
から全面にリンを７０ＫＶ，２×１０１２Ｃｒ１Ｌ−２
のドーズ量でイオン注入をおこなう。この状態を第５図
Ｂに示す。このウエハを第１の実施例と同じく１０００
℃，３０分間ウエツト酸素中で酸化する。成長する酸化
膜は、約２７００λで、この時基板中にリンがイオン注
人された領域、即ち、第５図Ｂでゲート酸化膜が露出し
ている領域のみボロンとリンの偏析が起り、ｎ型層６１
，６『と、酸化膜２０の形成時の熱処理で多結晶シリコ
ンからの拡散領域５，５′が形成される。６１の厚さは
約０．２μである。
ロンを含んだ基板から出発するものである。まず、１．
０×１０１６儂−３のボロンを含んだｐ型シリコン基板
１をウエツト酸素中で熱酸化しフイールドオキサイド２
を形成する。次に、フオトレジストを用いてトランジス
タを形成する領域を開口し、ここにゲート酸化膜３を約
５００人の厚さに形成する。これを第５図Ａに示す。こ
の時５００への酸化膜では、ボロンの表面濃度は殆んど
低下せず、Ｖｔは基板濃度できまつた値になる。次に、
ソース・ドレインのコンタクトをとる領域５，５′の部
分のゲート酸化膜を開口し、リンをドープした多結晶シ
リコンを全面に析出し、フオト・レジストを用いて、ソ
ース・ドレインコンタクト領域４ゲート領域４１を形成
する。この時多結晶シリコンは、ノン゜ドーブのものを
析出し次いでリンを全面拡散してもよい。次に、この上
から全面にリンを７０ＫＶ，２×１０１２Ｃｒ１Ｌ−２
のドーズ量でイオン注入をおこなう。この状態を第５図
Ｂに示す。このウエハを第１の実施例と同じく１０００
℃，３０分間ウエツト酸素中で酸化する。成長する酸化
膜は、約２７００λで、この時基板中にリンがイオン注
人された領域、即ち、第５図Ｂでゲート酸化膜が露出し
ている領域のみボロンとリンの偏析が起り、ｎ型層６１
，６『と、酸化膜２０の形成時の熱処理で多結晶シリコ
ンからの拡散領域５，５′が形成される。６１の厚さは
約０．２μである。
また、第５図Ｂのあと、多結晶シリコン４，４１をマス
クとしてゲート酸化膜３をエツチ・オフしてもよい。こ
れで、トランジスタの主たる部分が形成され、あと通常
工程にしたがつて完成される。この実施例は１回のイオ
ン注入で第１の実施例と同様のすぐれた特長を有するも
のである。第４の実施例 第３の実施例で、注入の順序を次の通りとする。
クとしてゲート酸化膜３をエツチ・オフしてもよい。こ
れで、トランジスタの主たる部分が形成され、あと通常
工程にしたがつて完成される。この実施例は１回のイオ
ン注入で第１の実施例と同様のすぐれた特長を有するも
のである。第４の実施例 第３の実施例で、注入の順序を次の通りとする。
リンの注入を第５図Ａの状態でおこなう。以上第３，第
４の実施例の場合も注入されたリンの表面濃度は、基板
中のボロン濃度より低いので、Ｖｔには影響せず、Ｖｔ
は基板濃度できめられた値をとる。
４の実施例の場合も注入されたリンの表面濃度は、基板
中のボロン濃度より低いので、Ｖｔには影響せず、Ｖｔ
は基板濃度できめられた値をとる。
以上の実施例の説明より明らかなごとく、本発明にかか
るＭＯＳ型集積回路の製造方法によれば、（１）ゲート
直下の不純物濃度より、ドレインの一部となる薄い領域
の方が、濃度が低いため、空乏層がドレイン側へ拡がり
、耐圧の劣化がない。
るＭＯＳ型集積回路の製造方法によれば、（１）ゲート
直下の不純物濃度より、ドレインの一部となる薄い領域
の方が、濃度が低いため、空乏層がドレイン側へ拡がり
、耐圧の劣化がない。
（２）上記の薄いｎ型領域の厚さが、セルコ，アライン
で、約０．２μ程度でセルコアラインコンタクトに出来
るため、Ｖｔのシユート・チヤネルによる低下が少ない
。（３）イオン注入により高精度の制御が可能となる。
で、約０．２μ程度でセルコアラインコンタクトに出来
るため、Ｖｔのシユート・チヤネルによる低下が少ない
。（３）イオン注入により高精度の制御が可能となる。
以上の効果にもとずき、本発明にすれば短チヤネル・大
集積化が可能なＭＯＳ集積回路のプロセスが実現できる
。
集積化が可能なＭＯＳ集積回路のプロセスが実現できる
。
第１図Ａ−Ｄは通常のＭＯＳ型集積回路の工程を示す断
面図、第２図は短チヤネルによるＶｔの低下を示す図、
第３図Ａ，Ｂは短チヤネル化に適用できる従来の通常工
程を示す断面図、第４図Ａ，Ｂはそれぞれボロン，リン
イオン注入後、酸化による表面状態の変化（偏析効果）
を示す図、第５図Ａ−Ｃは本発明の一実施例にかかるＭ
ＯＳ型集積回路の製造工程の断面図である。 １・・・・・・シリコン基板、２・・・・・・フイール
ドオキサイド、３・・・・・・ゲート酸化膜、４，４１
・・・・・・多結晶シリコン、５，５′・・・・・・ソ
ース，ドレインコンタクト領域、６１，６『・・・・・
・薄いソース，ドレイン領域、２０・・・・・・酸化膜
。
面図、第２図は短チヤネルによるＶｔの低下を示す図、
第３図Ａ，Ｂは短チヤネル化に適用できる従来の通常工
程を示す断面図、第４図Ａ，Ｂはそれぞれボロン，リン
イオン注入後、酸化による表面状態の変化（偏析効果）
を示す図、第５図Ａ−Ｃは本発明の一実施例にかかるＭ
ＯＳ型集積回路の製造工程の断面図である。 １・・・・・・シリコン基板、２・・・・・・フイール
ドオキサイド、３・・・・・・ゲート酸化膜、４，４１
・・・・・・多結晶シリコン、５，５′・・・・・・ソ
ース，ドレインコンタクト領域、６１，６『・・・・・
・薄いソース，ドレイン領域、２０・・・・・・酸化膜
。
Claims (1)
- 【特許請求の範囲】 １ シリコン基板表面の一部に選択的に、シリコン・シ
リコン酸化膜界面の不純物偏析係数が１より大なるｐ型
不純物と同偏析係数が１より小なるｎ型不純物イオンを
二重注入する工程と、上記２重注入された領域の一部ま
たは全部に熱酸化膜を成長せしめ、上記ｐ型不純物の酸
化膜への吸出しと上記ｎ型不純物のシリコン表面への蓄
積をおこなつて上記基板表面近傍にｎ型領域を形成する
工程とを備え、上記工程において形成されたｎ型領域を
少くともＭＯＳ型トランジスタのドレイン領域の一部を
構成するよう配置することを特徴とするＭＯＳ型半導体
集積回路の製造方法。 ２ シリコン・シリコン酸化膜界面の不純物偏析係数が
１より大なるｐ型不純物を含むシリコン基板表面の一部
に選択的に、偏析係数が１より小なるｎ型不純物イオン
を基板濃度を超えない範囲の濃度にイオン注入する工程
と、上記イオン注入された領域の一部または全部に熱酸
化膜を成長せしめ、ｐ型不純物の酸化膜への吸出しとｎ
型不純物のシリコン表面への蓄積をおこなつて、上記基
板表面近傍にｎ型領域を形成する工程を備え、上記工程
において形成されたｎ型領域を少くともＭＯＳ型トラン
ジスタのドレイン領域の一部を構成するよう配置するこ
とを特徴とするＭＯＳ型半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51084850A JPS5931230B2 (ja) | 1976-07-15 | 1976-07-15 | Ｍｏｓ型半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51084850A JPS5931230B2 (ja) | 1976-07-15 | 1976-07-15 | Ｍｏｓ型半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5310282A JPS5310282A (en) | 1978-01-30 |
| JPS5931230B2 true JPS5931230B2 (ja) | 1984-07-31 |
Family
ID=13842263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51084850A Expired JPS5931230B2 (ja) | 1976-07-15 | 1976-07-15 | Ｍｏｓ型半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931230B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11164797B2 (en) | 2018-02-15 | 2021-11-02 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor integrated circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171975U (ja) * | 1984-04-24 | 1985-11-14 | 自動車電機工業株式会社 | 自動車用燃料ポンプ |
-
1976
- 1976-07-15 JP JP51084850A patent/JPS5931230B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11164797B2 (en) | 2018-02-15 | 2021-11-02 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5310282A (en) | 1978-01-30 |
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