JPS5934005B2 - デジタル フイルタ - Google Patents
デジタル フイルタInfo
- Publication number
- JPS5934005B2 JPS5934005B2 JP15751775A JP15751775A JPS5934005B2 JP S5934005 B2 JPS5934005 B2 JP S5934005B2 JP 15751775 A JP15751775 A JP 15751775A JP 15751775 A JP15751775 A JP 15751775A JP S5934005 B2 JPS5934005 B2 JP S5934005B2
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- JP
- Japan
- Prior art keywords
- circuit
- digital filter
- configuration
- delay
- multiplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Processing Of Color Television Signals (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、デジタル・フィルタ、特に複数の遅延回路に
より構成される遅延回路段からの信号に対し、予め定め
た係数を乗算した上で累算する回路構成を含むデジタル
・フィルタにおいて、係数の絶対値が同一となる段から
の信号を集めて加減算する加減算回路をもうけ、該加減
算結果に対して係数を乗算するようにし、必要な乗算回
路を減少せしめるようにしたデジタル・フィルタに関す
るものである。
より構成される遅延回路段からの信号に対し、予め定め
た係数を乗算した上で累算する回路構成を含むデジタル
・フィルタにおいて、係数の絶対値が同一となる段から
の信号を集めて加減算する加減算回路をもうけ、該加減
算結果に対して係数を乗算するようにし、必要な乗算回
路を減少せしめるようにしたデジタル・フィルタに関す
るものである。
一般にデジタル・フィルタは再帰型と無再帰型とに大別
されるが、いずれも、サンプルされた入力信号を遅延回
路段に供給し、該遅延回路段からの信号に対し予め定め
た係数を乗算して累算する回路構成を含んでいる。
されるが、いずれも、サンプルされた入力信号を遅延回
路段に供給し、該遅延回路段からの信号に対し予め定め
た係数を乗算して累算する回路構成を含んでいる。
この種のデジタル・フィルタにおいて、特に位相特性を
直線的なものとするような場合、上記回路構成に用いる
係数が対称的または反対称的となることが知られている
。
直線的なものとするような場合、上記回路構成に用いる
係数が対称的または反対称的となることが知られている
。
本発明は、上記対称的または反対称的な回路構成に限る
ものではないが、係数が同一となる段からの信号を集め
て共通に係数を乗するようにして乗算回路を減少する考
えを更に発展せしめ、係数が絶対値として同じ値をもつ
段からの信号を集めるようにして、ハードウェア・サイ
ズを大幅に減少せしめることを目的としている。
ものではないが、係数が同一となる段からの信号を集め
て共通に係数を乗するようにして乗算回路を減少する考
えを更に発展せしめ、係数が絶対値として同じ値をもつ
段からの信号を集めるようにして、ハードウェア・サイ
ズを大幅に減少せしめることを目的としている。
そしてそのため、本発明のデジタル・フィルタは予め定
めた時間遅れをつくる複数の遅延回路により構成される
遅延回路段に対してサンプルされた入力信号を供給せし
め、上記遅延回路段からの信号に対し予め定めた係数を
乗じた後に、該乗算された出力信号を累算する回路構成
を含むデジタル・フィルタにおいて、上記夫々の遅延回
路からの信号に乗算すべき係数の絶対値が同一となる段
の当該各信号を集めて加算または減算する加減算回路を
もうけ、該加減算回路は上記段の少くなくとも１つにお
いて減算処理を行なう構成をそなえでなり、上記各段に
対応する加減算回路の夫々の出力ｌこ対して上記絶対値
に対応する係数を乗算し、該乗算された出力信号を累算
するようにしたことを特徴としている。
めた時間遅れをつくる複数の遅延回路により構成される
遅延回路段に対してサンプルされた入力信号を供給せし
め、上記遅延回路段からの信号に対し予め定めた係数を
乗じた後に、該乗算された出力信号を累算する回路構成
を含むデジタル・フィルタにおいて、上記夫々の遅延回
路からの信号に乗算すべき係数の絶対値が同一となる段
の当該各信号を集めて加算または減算する加減算回路を
もうけ、該加減算回路は上記段の少くなくとも１つにお
いて減算処理を行なう構成をそなえでなり、上記各段に
対応する加減算回路の夫々の出力ｌこ対して上記絶対値
に対応する係数を乗算し、該乗算された出力信号を累算
するようにしたことを特徴としている。
以下図面を参照しつつ説明する。第１図は無再帰型デジ
タル・フィルタの従来の構成の一例、第２図は本発明に
よるデジタル・フィルタの一実施例構成で第１図に対応
するもの、第３図は本発明の他の一実施例構成を示す。
タル・フィルタの従来の構成の一例、第２図は本発明に
よるデジタル・フィルタの一実施例構成で第１図に対応
するもの、第３図は本発明の他の一実施例構成を示す。
無再帰型デジタル・フィルタの場合、一般に次の如き概
念のもとに構成される。
念のもとに構成される。
即ち連続波入力信号ｖ （ｔ）周期Ｔでサンプリングし
た信号Ｓ（ｍ−ｉ）を、第１図図示の如く上記周期Ｔに
対応する遅延回路１，２，３，４．・・・・・・・・・
よりなる遅延回路段ＤＬに供給するようにする。
た信号Ｓ（ｍ−ｉ）を、第１図図示の如く上記周期Ｔに
対応する遅延回路１，２，３，４．・・・・・・・・・
よりなる遅延回路段ＤＬに供給するようにする。
そして上記遅延回路段ＤＬからの信号Ｓ（ｍ＋２）’
Ｓ（ｍ＋１）’ Ｓｍ ’ＩＮ ５ Ｓ（ｒｌｌ−□）’（ｍ−２）に対して乗算回路５ない
し９により夫々係数ａ２ ｐ ａ １ ｙ ａ Ｏｒ
ａ １ ｒａ２を乗算し、これらを加算回路１０によ
って累算して出力ＳｇＵ’ｒを得る。
Ｓ（ｍ＋１）’ Ｓｍ ’ＩＮ ５ Ｓ（ｒｌｌ−□）’（ｍ−２）に対して乗算回路５ない
し９により夫々係数ａ２ ｐ ａ １ ｙ ａ Ｏｒ
ａ １ ｒａ２を乗算し、これらを加算回路１０によ
って累算して出力ＳｇＵ’ｒを得る。
このとき上記係数ａを選ぶことによって所望の炉液特性
を与えることが可能となる。
を与えることが可能となる。
また再帰型デジタル・フィルタの場合にも上記第１図図
示と同様な回路構成を含んでいる。
示と同様な回路構成を含んでいる。
この種の回路構成の出力信号
は
で表わされる。
本発明はそれに限られるものではないが、デジタル・フ
ィルタの位相特性を直線的なものとするような場合、上
記係数ａｎは一般に次式の如く対称的または反対称的な
ものとなることが知られている。
ィルタの位相特性を直線的なものとするような場合、上
記係数ａｎは一般に次式の如く対称的または反対称的な
ものとなることが知られている。
即ち上記第（２）式の如き条件を満たす場合、上記第（
１）式は 又は と書くことが可能となる。
１）式は 又は と書くことが可能となる。
なお上記第（４）式の場合係数が反対称であるという仮
定から係数ａ ＝０としている。
定から係数ａ ＝０としている。
上記第１図図示の如き回路構成をとる場合、ハードウェ
ア構成上問題となるのは乗算回路である。
ア構成上問題となるのは乗算回路である。
即ち、一般に乗算回路のハードウェア・サイズは加算回
路のそれにくらべて数１０倍程度となり、遅延回路段数
が増大するにつれてハードウェア構成がきわめて大とな
る。
路のそれにくらべて数１０倍程度となり、遅延回路段数
が増大するにつれてハードウェア構成がきわめて大とな
る。
この観点から上記第（１）式、第（２）式、第（３）式
を眺めると、第（１）式の場合一般に（２Ｊ’Ｊ＋１）
個の乗算回路を必要とするが、これに対し第（２）式の
場合（Ｎ＋１ ）個で足り、第（３）式の場合Ｎ個で足
りることが判る。
を眺めると、第（１）式の場合一般に（２Ｊ’Ｊ＋１）
個の乗算回路を必要とするが、これに対し第（２）式の
場合（Ｎ＋１ ）個で足り、第（３）式の場合Ｎ個で足
りることが判る。
第２図は上記の考えるもとに乗算回路数を減少せしめた
本発明の一実施例構成を示す。
本発明の一実施例構成を示す。
図中ＤＬは遅延回路段、Ｌ２，３．４は夫々遅延回路１
０は加算回路で全体の累算を行なうもの、１１゜１２は
夫々加減算回路で加算または減算を行なうもの、１３．
１４は夫々乗算回路を表わしている。
０は加算回路で全体の累算を行なうもの、１１゜１２は
夫々加減算回路で加算または減算を行なうもの、１３．
１４は夫々乗算回路を表わしている。
本実施例の場合上記第（３）式を次のように変形して回
路を構成している。
路を構成している。
即ちこのように構成することにより乗算回路の個数は２
個で足りることになる。
個で足りることになる。
なお第（４）式の場合も同様であり、第（５）式中のカ
ッコ内のプラス符号に代えてマイナス符号とする形とな
る。
ッコ内のプラス符号に代えてマイナス符号とする形とな
る。
第３図は本発明の他の一実施例を示し１図中の符号ＤＬ
、１．２，３，４．１０は第２図に対応し、１５はｍＸ
ｎマトリクス、１６ないし１９は乗算回路を表わしてい
る。
、１．２，３，４．１０は第２図に対応し、１５はｍＸ
ｎマトリクス、１６ないし１９は乗算回路を表わしてい
る。
マトリクス１５の入力端子数に対する出力端子数の割合
は、一般に係数が同じとなる段数が全体の段数に対して
どの程度あるかによって経験的に決定される。
は、一般に係数が同じとなる段数が全体の段数に対して
どの程度あるかによって経験的に決定される。
例えば第２図図示の如きデジタル・フィルタを構成せし
める場合、信号 と 信号 と をマトリクス１５内 で加算または減算した上で夫々マドＩＪクス１５の出力
端子に出力し、また信号 は直接マトリクス １５の出力端子に出力する。
める場合、信号 と 信号 と をマトリクス１５内 で加算または減算した上で夫々マドＩＪクス１５の出力
端子に出力し、また信号 は直接マトリクス １５の出力端子に出力する。
そして出力信号は乗算回路１６に導ひかれ、ここで係
数Ｃ２としてｂ２を乗算せしめる。
また出力信号は乗算回路１７に導ひかれ、
ここで係数
としてｂｌを乗算せしめる。
更に出力信号
は乗算回路１８に導ひかれ、ここ
で係数「１」を乗算せしめるようにする。
このようにすることによって係数が同じ各段からの信号
をまとめて乗算回路に導ひくことが簡単となる。
をまとめて乗算回路に導ひくことが簡単となる。
以上説明した如く、本発明によれはデジタル・フィルタ
を構成するに当って、乗算回路の個数を減少できる。
を構成するに当って、乗算回路の個数を減少できる。
特に第２図図示の構成をとる場合、例えばサンプルされ
た入力信号が１０ビツトで構成され、タップ段数が１５
段あるものとして、ハードウェア量を約３０％ないし４
０％程度削除できる。
た入力信号が１０ビツトで構成され、タップ段数が１５
段あるものとして、ハードウェア量を約３０％ないし４
０％程度削除できる。
第１図は無再帰型デジタル・フィルタの従来の構成の一
例、第２図は本発明によるデジタル・フィルタの一実施
例構成で第１図に対応するもの、第３図は本発明の他の
一実施例構成を示す。 図中ＤＬは遅延回路段、１ないし４は遅延回路、１０は
加算回路、ｌＬ１２は加減算回路、１３゜１４．１６，
１７，１８．１９は乗算回路、１５は７トリクスを表わ
す。
例、第２図は本発明によるデジタル・フィルタの一実施
例構成で第１図に対応するもの、第３図は本発明の他の
一実施例構成を示す。 図中ＤＬは遅延回路段、１ないし４は遅延回路、１０は
加算回路、ｌＬ１２は加減算回路、１３゜１４．１６，
１７，１８．１９は乗算回路、１５は７トリクスを表わ
す。
Claims (1)
- １ 予め定めた時間遅れをつくる複数の遅延回路により
構成される遅延回路段に対してサンプルされた入力信号
を供給せしめ、上記遅延回路段からの信号に対し予め定
めた係数を乗じた後に、該乗算された出力信号を累算す
る回路構成を含むデジタル・フィルタにおいて、上記夫
々の遅延回路からの信号に乗算すべき係数の絶対値が同
一さなる段の当該各信号を集めて加算または減算する加
減算回路をもうけ、該加減算回路は上記段の少くなくと
も１つにおいて減算処理を行なう構成をそなえてなり、
上記各段に対応する加減算回路の夫々の出力に対して上
記絶対値に対応する係数を乗算し、該乗算された出力信
号を累算するようにしたことを特徴とするデジタル・フ
ィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15751775A JPS5934005B2 (ja) | 1975-12-27 | 1975-12-27 | デジタル フイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15751775A JPS5934005B2 (ja) | 1975-12-27 | 1975-12-27 | デジタル フイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5280765A JPS5280765A (en) | 1977-07-06 |
| JPS5934005B2 true JPS5934005B2 (ja) | 1984-08-20 |
Family
ID=15651394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15751775A Expired JPS5934005B2 (ja) | 1975-12-27 | 1975-12-27 | デジタル フイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5934005B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206916A (ja) * | 1984-03-14 | 1985-10-18 | イナ・ベルツラーゲル・シエツフレル・コマンデイートゲゼルシヤフト | 弁タペツト用の外側案内部材 |
| JPS61175204A (ja) * | 1985-01-30 | 1986-08-06 | Riken Corp | 油圧タペツトの製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2544326B2 (ja) * | 1984-11-14 | 1996-10-16 | ソニー株式会社 | ディジタルフィルタ |
| JPS62172807A (ja) * | 1986-01-27 | 1987-07-29 | Matsushita Electric Ind Co Ltd | 波形等化器 |
| JPH0225987A (ja) * | 1988-07-15 | 1990-01-29 | Fuji Xerox Co Ltd | 画像処理集積回路装置 |
| WO2005122214A1 (ja) * | 2004-06-08 | 2005-12-22 | Ngk Insulators, Ltd. | 発光容器および高圧放電灯用発光容器 |
-
1975
- 1975-12-27 JP JP15751775A patent/JPS5934005B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206916A (ja) * | 1984-03-14 | 1985-10-18 | イナ・ベルツラーゲル・シエツフレル・コマンデイートゲゼルシヤフト | 弁タペツト用の外側案内部材 |
| JPS61175204A (ja) * | 1985-01-30 | 1986-08-06 | Riken Corp | 油圧タペツトの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5280765A (en) | 1977-07-06 |
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