JPS5935251A - デ−タ処理装置に於けるエラ−の登録及び報告方式 - Google Patents
デ−タ処理装置に於けるエラ−の登録及び報告方式Info
- Publication number
- JPS5935251A JPS5935251A JP57144321A JP14432182A JPS5935251A JP S5935251 A JPS5935251 A JP S5935251A JP 57144321 A JP57144321 A JP 57144321A JP 14432182 A JP14432182 A JP 14432182A JP S5935251 A JPS5935251 A JP S5935251A
- Authority
- JP
- Japan
- Prior art keywords
- error
- command
- register
- detailed information
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はデータ処理装置に於けるエラーの登録及び報告
方式に関するものである。
方式に関するものである。
通常データ処理装置に於いては、主記憶装置は拡張性及
びハードウェア構成の都合上複数のメモリユニットから
構成される。中央処理装置からのメモリ要求に対し、咳
当するメモリユニットは要求指令に応じてその動作を実
行し、該動作実行ウニ２−を検出すれはエラーがおった
事を中央処理装置に報告するとと本に、エラーの詳細情
報を詳細情報格納レジスタに登録する。該詳細情報格納
レジスタには一旦詳細情報が格納されると、該情報が刈
シ取られまで新たに発生したエラーに関する詳細情報が
登録されない。
びハードウェア構成の都合上複数のメモリユニットから
構成される。中央処理装置からのメモリ要求に対し、咳
当するメモリユニットは要求指令に応じてその動作を実
行し、該動作実行ウニ２−を検出すれはエラーがおった
事を中央処理装置に報告するとと本に、エラーの詳細情
報を詳細情報格納レジスタに登録する。該詳細情報格納
レジスタには一旦詳細情報が格納されると、該情報が刈
シ取られまで新たに発生したエラーに関する詳細情報が
登録されない。
主記憶装置から中央処理装置にエラー報告がされると、
中央処理装置は詳細情報格納レジスタを読出すための指
令を発行しエラーの詳細情報を入手し、ハードウェア又
はファームウェアを介してソフトウェアに通知する。詳
細情報としてエラーが検出された主記憶番地がソフトウ
ェアに通知され、ソフトウェアは報告された主記憶番地
近辺の領域の主記憶番地をスキャンし、固定故障の番地
があるか否か検査する。スキャン動作は、例えば１ペー
ジ（ベージングに於ける１ページ）単位に実行され、エ
ラーが検出された場合には該幽する主記憶番地をページ
割付けしない様なソフトウェア処理を行う。こうする事
によ構成る主記憶番地で固定故障が発生してもソフトウ
ェア的に除去する事が可能となる。
中央処理装置は詳細情報格納レジスタを読出すための指
令を発行しエラーの詳細情報を入手し、ハードウェア又
はファームウェアを介してソフトウェアに通知する。詳
細情報としてエラーが検出された主記憶番地がソフトウ
ェアに通知され、ソフトウェアは報告された主記憶番地
近辺の領域の主記憶番地をスキャンし、固定故障の番地
があるか否か検査する。スキャン動作は、例えば１ペー
ジ（ベージングに於ける１ページ）単位に実行され、エ
ラーが検出された場合には該幽する主記憶番地をページ
割付けしない様なソフトウェア処理を行う。こうする事
によ構成る主記憶番地で固定故障が発生してもソフトウ
ェア的に除去する事が可能となる。
マルチプロセッサシステムの様な複数のフロセスが並列
に動作するシステムに於いては、一つのプロセスが通常
の仕事を実行し、他の並列に動作しているプロセスでは
主記憶障害を検出するためにメモリスキャン動作を実行
する場合が存在する。
に動作するシステムに於いては、一つのプロセスが通常
の仕事を実行し、他の並列に動作しているプロセスでは
主記憶障害を検出するためにメモリスキャン動作を実行
する場合が存在する。
この様な通常の読出／書込動作とメモリスキャン動作が
同一メモリユニットに対して行われると、一つのメモリ
ユニットに対し一つの詳細情報格納レジスタしかないと
いうハードウェア条件によシ、メモリスキャン動作で検
出された詳細情報が詳細情報格納レジスタに登録されて
しまい、通常の読出／書込動作実行中に検出されたエラ
ーの詳細情報が登録されないという場合が発生する。
同一メモリユニットに対して行われると、一つのメモリ
ユニットに対し一つの詳細情報格納レジスタしかないと
いうハードウェア条件によシ、メモリスキャン動作で検
出された詳細情報が詳細情報格納レジスタに登録されて
しまい、通常の読出／書込動作実行中に検出されたエラ
ーの詳細情報が登録されないという場合が発生する。
つまシ、一つの中央処理装置からの指令によシメモリス
キャン動作でエラーが検出され、その後詳細情報格納レ
ジスタが刈り取られるまでの間に発生した他の中央処理
装置からの指令による読出／書込動作中のエラーの詳細
情報は入手不可能となる。メモリスキャン動作は主記憶
装置の特定の領域の故障の有無を確認するのが目的力の
で、エラーの有無が重要な情報で詳細情報は必ずしも必
要としない。
キャン動作でエラーが検出され、その後詳細情報格納レ
ジスタが刈り取られるまでの間に発生した他の中央処理
装置からの指令による読出／書込動作中のエラーの詳細
情報は入手不可能となる。メモリスキャン動作は主記憶
装置の特定の領域の故障の有無を確認するのが目的力の
で、エラーの有無が重要な情報で詳細情報は必ずしも必
要としない。
本発明は以上の様にメモリ診断動作と通常動作が重なｐ
１通常動作時のエラー詳細情報が採取不可能になるとい
う欠点を、メモリスキャン動作の様な特定の診断動作時
はエラー詳細情報を詳細情報格納レジスタに登録せずエ
ラーの有無のみを中央処理装置に報告することにより除
去することを目的とする。
１通常動作時のエラー詳細情報が採取不可能になるとい
う欠点を、メモリスキャン動作の様な特定の診断動作時
はエラー詳細情報を詳細情報格納レジスタに登録せずエ
ラーの有無のみを中央処理装置に報告することにより除
去することを目的とする。
の指令による読出／書込動作中のエラーの有無を検出す
る手段と、該エラーの詳細情報を格納するための詳細情
報格納レジスタとを有する主記憶装置とを含むデータ処
理装置に於て、前記中央処理装置からの第１の指令に応
答し、該指令にともなう動作中のエラーの報告を前記中
央処理装置に行う手段と、エラーの詳細情報を前記詳細
情報格納レジスタに登録する手段と、前記中央処理装置
からの第２の指令に応答し、該指令にともなう動作中の
工２−の詳細情報は前記詳細情報格納レジスタに登録せ
ずエラーの有無のみを前記中央処理装置に報告する手段
とを含んで構成される。
る手段と、該エラーの詳細情報を格納するための詳細情
報格納レジスタとを有する主記憶装置とを含むデータ処
理装置に於て、前記中央処理装置からの第１の指令に応
答し、該指令にともなう動作中のエラーの報告を前記中
央処理装置に行う手段と、エラーの詳細情報を前記詳細
情報格納レジスタに登録する手段と、前記中央処理装置
からの第２の指令に応答し、該指令にともなう動作中の
工２−の詳細情報は前記詳細情報格納レジスタに登録せ
ずエラーの有無のみを前記中央処理装置に報告する手段
とを含んで構成される。
次に本発明について図面を参照して詳細に説明する。本
発明の実施例を示す第１図において、２１５− は中央処理装置１からの指令１０１の内容を格納するコ
マンドレジスタ、２２は前記中央処理装置１からの主記
憶番地１０２を格納するアドレスレジスタ、２４は主記
憶装置２内でエラーがあったか否かを検出するエラー検
出回路、２０１と２０２は該エラー検出回路２４の出力
信号であり、２０１はエラーが検出された時Ｗ１″とな
るエラー発生信号、２０２はエラーの詳細を示すエラー
詳細情報である。又２３はアドレスレジスタ２２の出力
信号２０９および前記工２−発生信号２０１とエラー詳
細情報２０２とを入力とする工２−詳細情報格納レジス
タである。
発明の実施例を示す第１図において、２１５− は中央処理装置１からの指令１０１の内容を格納するコ
マンドレジスタ、２２は前記中央処理装置１からの主記
憶番地１０２を格納するアドレスレジスタ、２４は主記
憶装置２内でエラーがあったか否かを検出するエラー検
出回路、２０１と２０２は該エラー検出回路２４の出力
信号であり、２０１はエラーが検出された時Ｗ１″とな
るエラー発生信号、２０２はエラーの詳細を示すエラー
詳細情報である。又２３はアドレスレジスタ２２の出力
信号２０９および前記工２−発生信号２０１とエラー詳
細情報２０２とを入力とする工２−詳細情報格納レジス
タである。
コマンドレジスタ２１の出力信号２０３は１０１の時エ
ラー情報の詳細情報格納レジスタ２３への登録を許可し
、′１１の時登録を禁止する。まず初めに登録禁止信号
２０３が１０１の時エラーが検出された場合を考える。
ラー情報の詳細情報格納レジスタ２３への登録を許可し
、′１１の時登録を禁止する。まず初めに登録禁止信号
２０３が１０１の時エラーが検出された場合を考える。
詳細情報格納レジスタ２３にはまだエラーが登録されて
いない状態とすると、エラーが登録されているか否かを
示すエラー登録中信号２０７がＩ□ｌとなシ、否定回路
２６の出力６− ２０８はＩＩ″となる。登録禁止信号２０３が１０１で
あるから、否定回路２５の出力信号２０５はＩＩ″とな
り、 −ｍ− ヰＣ゛ この状態でエラーが検出されるとエ
ラー発生信号２０１が１１１とカリ、ＡＮＤ回路２７の
出力でエラー詳細情報格納レジスタへの登録を活性化す
る信号２０６が１１１となり、詳細情報が登録される。
いない状態とすると、エラーが登録されているか否かを
示すエラー登録中信号２０７がＩ□ｌとなシ、否定回路
２６の出力６− ２０８はＩＩ″となる。登録禁止信号２０３が１０１で
あるから、否定回路２５の出力信号２０５はＩＩ″とな
り、 −ｍ− ヰＣ゛ この状態でエラーが検出されるとエ
ラー発生信号２０１が１１１とカリ、ＡＮＤ回路２７の
出力でエラー詳細情報格納レジスタへの登録を活性化す
る信号２０６が１１１となり、詳細情報が登録される。
すでにエラーが登録されている場合には登録生信号２０
７が１１１となり否定囲路２６の出力２０８が１０１と
なシＡＮＤゲート２０６の出力２０６も１０′となり登
録が抑止される。
７が１１１となり否定囲路２６の出力２０８が１０１と
なシＡＮＤゲート２０６の出力２０６も１０′となり登
録が抑止される。
コマンドレジスタ２１内の登録禁止信号２０３が１１１
の時、否定回路２５の出力２０５が１０１となｊり、Ａ
ＮＤゲート２７の出力もＩＯ“となりこの場合もエラー
情報の登録が抑止される。
の時、否定回路２５の出力２０５が１０１となｊり、Ａ
ＮＤゲート２７の出力もＩＯ“となりこの場合もエラー
情報の登録が抑止される。
詳細情報格納レジスタ２３のリセットも中央処理装置１
からの指令１０１によシ行われる。コマンドレジスタ２
１の出力信号２０４が詳細情報格納レジスタ２３のリセ
ット入力に供給され、該信号２０４が１１１のとき該レ
ジスタ２３のリセットが実行される。
からの指令１０１によシ行われる。コマンドレジスタ２
１の出力信号２０４が詳細情報格納レジスタ２３のリセ
ット入力に供給され、該信号２０４が１１１のとき該レ
ジスタ２３のリセットが実行される。
詳細情報格納レジスタ２３にはエラー検出回路２４から
のエラーの識別コード２０２（例えばデータにエラーが
あったか、アドレス情報にエラーがあったか、コマンド
に工２−があったか等を識別する）やアドレスレジスタ
２２の出力であるアドレス情報２０９が格納される。
のエラーの識別コード２０２（例えばデータにエラーが
あったか、アドレス情報にエラーがあったか、コマンド
に工２−があったか等を識別する）やアドレスレジスタ
２２の出力であるアドレス情報２０９が格納される。
メモリスキャン動作を実行する時には、中央処理装置１
からの指令１０１をエラーが検出されてもエラーの詳細
を詳細情報格納レジスタ２３に登録しないようなものに
設定する。これはコマンドレジスタ２１の出力２０３を
１１１とする様な指令を送る事によシ実現される。
からの指令１０１をエラーが検出されてもエラーの詳細
を詳細情報格納レジスタ２３に登録しないようなものに
設定する。これはコマンドレジスタ２１の出力２０３を
１１１とする様な指令を送る事によシ実現される。
通常の読出／書込動作実行に於いてはコマンドレジスタ
２１の出力２０３を１０１とする様な指令を送る事によ
り、エラーが発生した場合に、エラーの詳細を前記詳細
情報格納レジスタ２３に登録する事が可能となる。
２１の出力２０３を１０１とする様な指令を送る事によ
り、エラーが発生した場合に、エラーの詳細を前記詳細
情報格納レジスタ２３に登録する事が可能となる。
本発明は以上説明したように、検出されたエラーの登録
を許可する指令と、許可しない指令とを設けることによ
シ、本来必要とされる詳細情報の消失を防ぐという効果
がある。
を許可する指令と、許可しない指令とを設けることによ
シ、本来必要とされる詳細情報の消失を防ぐという効果
がある。
第１図は本発明の一実施例を示すブロック回路図である
。 １・・・・・・中央処理装置、２・・・・・・主記憶装
置、２１〜２３・・・・・・レジスタ、２４・・・・・
・エラー検出回路、２５〜２７・・・・・・ゲート回路
。 代理人 弁理士 内 原 晋 ９−
。 １・・・・・・中央処理装置、２・・・・・・主記憶装
置、２１〜２３・・・・・・レジスタ、２４・・・・・
・エラー検出回路、２５〜２７・・・・・・ゲート回路
。 代理人 弁理士 内 原 晋 ９−
Claims (1)
- 中央処理装置と、該中央処理装置からの指令による読出
／書込動作中のエラーの有無を検出する手段と、該エラ
ーの詳細情報を格納するための詳細情報格納レジスタと
を有する主記憶装置とを含むデータ処理装置に於て、前
記中央処理装置からの第１群の指令に応答し、該指令に
ともなう動作中のエラーの報告を前記中央処理装置に行
う手段と、エラーの詳細情報を前記詳細情報格納レジス
タに登録する手段と、前記中央処理装置からの第２群の
指令に応答し、該指令にともなう動作中のエラーの詳細
情報は前記詳細情報格納レジスタに登録せずエラーの有
無のみを前記中央処理装置に報告する手段とを有するこ
とを特徴とするデータ処理装置に於ける工２−の登録及
び報告方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144321A JPS5935251A (ja) | 1982-08-20 | 1982-08-20 | デ−タ処理装置に於けるエラ−の登録及び報告方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144321A JPS5935251A (ja) | 1982-08-20 | 1982-08-20 | デ−タ処理装置に於けるエラ−の登録及び報告方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5935251A true JPS5935251A (ja) | 1984-02-25 |
Family
ID=15359371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144321A Pending JPS5935251A (ja) | 1982-08-20 | 1982-08-20 | デ−タ処理装置に於けるエラ−の登録及び報告方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935251A (ja) |
-
1982
- 1982-08-20 JP JP57144321A patent/JPS5935251A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU1792540C (ru) | Многопроцессорна вычислительна система | |
| JPS5935251A (ja) | デ−タ処理装置に於けるエラ−の登録及び報告方式 | |
| JPH0816487A (ja) | データ処理装置 | |
| JPS5899841A (ja) | 部分実装された制御メモリのアドレス制御方式 | |
| JPS6130296B2 (ja) | ||
| JPS6130297B2 (ja) | ||
| JPH02189662A (ja) | 主記憶装置のエラー処理方法 | |
| JPS63168757A (ja) | バスエラ−検出方式 | |
| JP2635637B2 (ja) | システム内メモリの試験装置 | |
| JPS63250753A (ja) | メモリアクセスチエツク方式 | |
| JPH0230060B2 (ja) | ||
| JP2825589B2 (ja) | バス制御方式 | |
| JPH01156835A (ja) | 情報処理装置 | |
| JPS63221443A (ja) | 情報処理装置 | |
| JPS63141152A (ja) | 情報処理装置 | |
| JPH0581059A (ja) | マルチプロセツサシステム | |
| JPH04365145A (ja) | メモリ障害処理方法 | |
| JPS6356751A (ja) | メモリパトロ−ル制御方式 | |
| JPS59226955A (ja) | プログラム・デバツク装置 | |
| JPS6143739B2 (ja) | ||
| JPS61208134A (ja) | 情報処理装置におけるエラ−検出方式 | |
| JPS6175939A (ja) | 複写形ガ−ベジコレクタ誤動作検出回路 | |
| JPS6142033A (ja) | 情報処理装置 | |
| JPS61228544A (ja) | 書込保護方式 | |
| JPS5812186A (ja) | 情報処理装置 |