JPS593628Y2 - クロックパルス発振器 - Google Patents
クロックパルス発振器Info
- Publication number
- JPS593628Y2 JPS593628Y2 JP1977172651U JP17265177U JPS593628Y2 JP S593628 Y2 JPS593628 Y2 JP S593628Y2 JP 1977172651 U JP1977172651 U JP 1977172651U JP 17265177 U JP17265177 U JP 17265177U JP S593628 Y2 JPS593628 Y2 JP S593628Y2
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- JP
- Japan
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- pulse
- gate
- input
- oscillator
- clock pulse
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Links
- 230000010363 phase shift Effects 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 8
- 238000005070 sampling Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
- H04L7/0276—Self-sustaining, e.g. by tuned delay line and a feedback path to a logical gate
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
本考案はクロックパルス発振器に関する。
クロックパルス発振器は、二進人力パルス列のある位相
にロックされそして同期しているクロックパルスの出力
シーケンスを送りだす。
にロックされそして同期しているクロックパルスの出力
シーケンスを送りだす。
この場合、概ね安定したビット周波数にてＲＺ信号方式
におけるランダム論理レベルによりロックされている。
におけるランダム論理レベルによりロックされている。
例えばクロックパルス発振器によって復元されたクロッ
クパルスは、通信チャネルにおける信号波形を再生する
ため、あるいはサンプリング回路におけるサンプリング
・パルスとして利用される。
クパルスは、通信チャネルにおける信号波形を再生する
ため、あるいはサンプリング回路におけるサンプリング
・パルスとして利用される。
零レベルを有する入力パルス列が長時間伝送されるので
、共振形フ・ｆルタ付きの標準クロック発振器のＱは一
般的に高い。
、共振形フ・ｆルタ付きの標準クロック発振器のＱは一
般的に高い。
それにより前記共振フィルタに基因する出力パルスの振
幅の減少は補償される。
幅の減少は補償される。
しかしながら発振器において共振フィルタを高いＱとす
れば次の欠点がある。
れば次の欠点がある。
つまり、実質的なジッタを伴なう信号に対して発振器が
忠実に応答せず、そのためサンプラ出力における情報は
失なわれてしまう。
忠実に応答せず、そのためサンプラ出力における情報は
失なわれてしまう。
本考案の主たる目的は、不確定数の再同期パルスが入力
パルス列において失なわれているにもかかわらすクロッ
クパルスを送りだし、また各入力パルスによって再同期
するクロックパルス発振器を提供せんとすることである
。
パルス列において失なわれているにもかかわらすクロッ
クパルスを送りだし、また各入力パルスによって再同期
するクロックパルス発振器を提供せんとすることである
。
この上記目的はＯＲゲートを使うことによって遠戚され
る。
る。
ここでＯＲゲートは、２つて入力端子と２つの出力端子
とを具え、その一方の入力端子には同期を行う入力パル
ス列が導入され、他方の入力端子と該ＯＲゲートの反転
出力端子との間には遅延時間τをもつ遅延回路が接続さ
れている。
とを具え、その一方の入力端子には同期を行う入力パル
ス列が導入され、他方の入力端子と該ＯＲゲートの反転
出力端子との間には遅延時間τをもつ遅延回路が接続さ
れている。
なお他方の出力端子からはクロックパルスのシーケンス
が送り出される。
が送り出される。
ここで゛、同期入力パルス列のビット周波数をｆｂ、
ＯＲゲートの信号転送遅延時間をτｇとして、前記遅延
時間τを としている。
ＯＲゲートの信号転送遅延時間をτｇとして、前記遅延
時間τを としている。
各単一人力パルスによって前述発振器が再同期されるの
で、実質的に“ジッタ”を有する信号に対しても該発振
器は忠実に応答する。
で、実質的に“ジッタ”を有する信号に対しても該発振
器は忠実に応答する。
位相の変化する入力パルスに関連してクロックされる位
相にて、クロック信号のシーケンスは発生される。
相にて、クロック信号のシーケンスは発生される。
またそのためにいかなるジッタパルスも抑圧することな
く入力パルスの形状の再生のためにこれらのクロック信
号は使用できる。
く入力パルスの形状の再生のためにこれらのクロック信
号は使用できる。
そのため、本クロックパルス発振器は例えば試験機器と
して利用できる。
して利用できる。
以下図面を用いて本考案を詳述する。
第１図は本考案の一実施例によるクロックパルス発振器
のブロック図である。
のブロック図である。
図において、信号転送遅延時間τｇを有するＯＲゲート
１０には、人力パルス１２および反転帰還パルス１４を
受信して反転出力パルス１６および非反転出力パルス１
８を発生する。
１０には、人力パルス１２および反転帰還パルス１４を
受信して反転出力パルス１６および非反転出力パルス１
８を発生する。
前記反転出力パルス１６は遅延回路２０を介して前記反
転帰還パルス１４となっている。
転帰還パルス１４となっている。
この帰還パルス１４を受信する前記ＯＲゲート１０の受
信端子は、抵抗器２２および可変コンデンサ２４のそれ
ぞれを介して電圧源−ｖｌおよび接地に接続されている
。
信端子は、抵抗器２２および可変コンデンサ２４のそれ
ぞれを介して電圧源−ｖｌおよび接地に接続されている
。
なお本発振器の出力クロックパルスは非反転出力パルス
１８としている。
１８としている。
本実施例は１３９，２６４ Ｍピッ１フ秒のクロックパ
ルス発振器とする。
ルス発振器とする。
遅延回路２０は長さが２３ｃｍそして抵抗値５０Ωの同
軸ケーブルを含む広帯域遅延回路で、 その遅延時間τは である。
軸ケーブルを含む広帯域遅延回路で、 その遅延時間τは である。
ここで、几は入力パルス１２の平均周波数値である。
また、抵抗器２２の抵抗値は５０Ωそして可変コンテ゛
ンサ２４の容量値は６〜１８ ｐＦである。
ンサ２４の容量値は６〜１８ ｐＦである。
第２，１図〜第２，３図は、第１図の回路において入力
信号１２が異なったタイミングでそれぞれ動作している
状態を示す波形図である。
信号１２が異なったタイミングでそれぞれ動作している
状態を示す波形図である。
なおここで説明を簡略する都合上τｇ＝Ｑとした。
先ず第２，１図において、本発振器によって発生される
クロックパルス（非反転出力パルス１８）に、ランダム
入力パルス１２の位相が一致した場合である。
クロックパルス（非反転出力パルス１８）に、ランダム
入力パルス１２の位相が一致した場合である。
この場合には入力パルス１２は発振器の動作には全く影
響しない。
響しない。
第２，２図において、入力パルス１２の前縁が△ｔだけ
遅れた場合にあっても、該パルス１２の後縁に出力パル
ス１８の後縁が時間的に一致している。
遅れた場合にあっても、該パルス１２の後縁に出力パル
ス１８の後縁が時間的に一致している。
第２，３図において、入力パルス１２の前縁が△ｔだけ
早い場合にあっても、該パルス１２の後縁に出力パルス
１８の後縁が時間的に一致している。
早い場合にあっても、該パルス１２の後縁に出力パルス
１８の後縁が時間的に一致している。
上述の如くすべての場合において、発振器は１個の人力
パルスによって再同期される。
パルスによって再同期される。
従って人力パルス１２にジッタがある場合、該ジッタに
応じて発振器はその都度同期される。
応じて発振器はその都度同期される。
例えばサンプ／Ｌされるべき信号のわずかに変化する位
相に合致したサンプリングパルスを必要とするサンプラ
がある。
相に合致したサンプリングパルスを必要とするサンプラ
がある。
そのようなサンプラを実現するには、本考穿による発振
器にＤ形フリップフロップを１個付力［すればよい。
器にＤ形フリップフロップを１個付力［すればよい。
すなわち第１図にて点線で示した音１分を含む回路にお
いて、０．７ｎｓの遅延時間τｄを看するＲＣフィルタ
の遅延回路２６を介してＤ形フリップフロップ ルス１８が供給されている。
いて、０．７ｎｓの遅延時間τｄを看するＲＣフィルタ
の遅延回路２６を介してＤ形フリップフロップ ルス１８が供給されている。
そしてこのＤ形フリップフロップ２８の入力端子りには
、ＲＺデータによる入力パルス１２が供給されている。
、ＲＺデータによる入力パルス１２が供給されている。
ＯＲアゲ− １［の遅延時間τｇは約１．１ｎｓとすれ
ば、該遅延時間７ｄと前記遅延時間τｇとによって、入
力パルス１２の中心にてサンプルされた出力信号が得ら
れる。
ば、該遅延時間７ｄと前記遅延時間τｇとによって、入
力パルス１２の中心にてサンプルされた出力信号が得ら
れる。
本例の場合クロックパルスの後縁に位置するサンプリン
グパルスは、１ビット期間につき１回のみ発生され、そ
して該サンプルされた値はサンプリングパルスの間保持
されるので、ＲＺデータはサンプルされたＮＲＺデータ
に変換される。
グパルスは、１ビット期間につき１回のみ発生され、そ
して該サンプルされた値はサンプリングパルスの間保持
されるので、ＲＺデータはサンプルされたＮＲＺデータ
に変換される。
第３図は本考案の別実施例による発振器のブロック図で
ある。
ある。
本ブロック図は、第１図に示した遅延回路２０を一定遅
延部３０と可変遅延部３２とに分けた遅延回路２１とし
、更に該可変遅延部３２にＯＲゲート３４および直流増
幅器３６を直列接続している。
延部３０と可変遅延部３２とに分けた遅延回路２１とし
、更に該可変遅延部３２にＯＲゲート３４および直流増
幅器３６を直列接続している。
ＯＲゲート１０と３４とは同一の集積回路パッケージ内
に近接配設されている。
に近接配設されている。
ＯＲゲート３４および増幅器３６によって可変遅延部３
２の遅延量を制御することによって、ＯＲゲート１０の
温度変化による遅延時間の変化を補償する。
２の遅延量を制御することによって、ＯＲゲート１０の
温度変化による遅延時間の変化を補償する。
そのために前記増幅器３６は、ＯＲゲート１０の温度対
遅延時間とＯＲゲート３４の温度対出力電圧との特性を
補償する入出力直流伝達特性を具えねばならない。
遅延時間とＯＲゲート３４の温度対出力電圧との特性を
補償する入出力直流伝達特性を具えねばならない。
遅延回路２１は、その一定遅延部３０を例えば一定長の
同軸ケーブルのような固定遅延線で形成し、そしてその
可変遅延部３２は該固定遅延線に接続したバラクタダイ
オードで形成している。
同軸ケーブルのような固定遅延線で形成し、そしてその
可変遅延部３２は該固定遅延線に接続したバラクタダイ
オードで形成している。
また、増幅器３６はダイオードによる温度補償機能を具
えた演算増幅器である。
えた演算増幅器である。
このような回路構成は、ＯＲゲート１０の遅延時間τｇ
が遅延回路２１の遅延時間τの整数分のｌであり、また
該遅延時間τｇが温度の関数である場合に好適である。
が遅延回路２１の遅延時間τの整数分のｌであり、また
該遅延時間τｇが温度の関数である場合に好適である。
第４図は本考案の別実施例によるクロックパルス発振器
のブロック図である。
のブロック図である。
本例は特に可聴同波ビットから５０Ｍビット／秒までの
広帯域における低ビツトレートに適している。
広帯域における低ビツトレートに適している。
図において、一方の入力端子で入力パルス１２を受信す
るところの入力ＮＯＲゲート４０の出力端子は、インダ
クタンスＬ、 （−３０μＨ）のコイル４２、容量値Ｃ
１（＝２００ ｐＦ）のコンテ゛ンサ４４および抵抗値
Ｒ１（＝３８３Ω）の抵抗器４６にて形成される共振回
路を介してＯＲゲート４８に接続されている。
るところの入力ＮＯＲゲート４０の出力端子は、インダ
クタンスＬ、 （−３０μＨ）のコイル４２、容量値Ｃ
１（＝２００ ｐＦ）のコンテ゛ンサ４４および抵抗値
Ｒ１（＝３８３Ω）の抵抗器４６にて形成される共振回
路を介してＯＲゲート４８に接続されている。
前記共振回路の共振周波数ｆＬＣは人力信号周波数（−
２，０４８Ｍビット／秒）に対応しており、そして該回
路のＱすなわち２π山・Ｒ−Ｃは約１である。
２，０４８Ｍビット／秒）に対応しており、そして該回
路のＱすなわち２π山・Ｒ−Ｃは約１である。
前記ＯＲゲート４８の反転出力端子からは周波数山のク
ロックパルスが発生される。
ロックパルスが発生される。
帰還パルスが発生される非反転出力端子とＯＲゲート４
０の他方入力端子との間には、インダクタンスＬ２（＝
３０μＨ）のコイル５０、容量値Ｃ２、（＝１０〜４０
ｐＦ）のコンデンサ５１．容量値Ｃ２２（＝ １８０
ｐＦ）のコンテ゛ンサ５２および抵抗値Ｒ２（−３８
３Ω）の抵抗器５４で形成される共振回路が接続されて
いる。
０の他方入力端子との間には、インダクタンスＬ２（＝
３０μＨ）のコイル５０、容量値Ｃ２、（＝１０〜４０
ｐＦ）のコンデンサ５１．容量値Ｃ２２（＝ １８０
ｐＦ）のコンテ゛ンサ５２および抵抗値Ｒ２（−３８
３Ω）の抵抗器５４で形成される共振回路が接続されて
いる。
第１図のＤ形フリップフロップ２Ｂに対応する機能を具
えたＤ形フリップフロップ６０のデータ入力端子りには
入力パルス１２が供給されるように接続され、そして該
フリップフロップ６０のクロック入力端子ＣにはＯＲゲ
ート４８の反転出力パルスが供給されるように接続され
ている。
えたＤ形フリップフロップ６０のデータ入力端子りには
入力パルス１２が供給されるように接続され、そして該
フリップフロップ６０のクロック入力端子ＣにはＯＲゲ
ート４８の反転出力パルスが供給されるように接続され
ている。
本発振器は第１図に示した発振器と基本的には同様に動
作するが、出力クロックパルスは入力パルス１２に対し
て９０°の位相遅れのある点が異なる。
作するが、出力クロックパルスは入力パルス１２に対し
て９０°の位相遅れのある点が異なる。
本発振器はサンプリング回路に利用されて効果があるも
のであり、すなわちサンプリングパルスはサンプルされ
るべき信号パルスに応じて中央時点にて現われる。
のであり、すなわちサンプリングパルスはサンプルされ
るべき信号パルスに応じて中央時点にて現われる。
第１図は本考案の一実施例を示すブロック図、第２，１
図〜第２，３図は第１図を説明するための各部波形図、
第３図および第４図は本考案の別実施例を示すブロック
図で、１０．４０・・・・・・ＯＲゲート、２０、２１
・・・・・・遅延回路である。
図〜第２，３図は第１図を説明するための各部波形図、
第３図および第４図は本考案の別実施例を示すブロック
図で、１０．４０・・・・・・ＯＲゲート、２０、２１
・・・・・・遅延回路である。
Claims (1)
- 【実用新案登録請求の範囲】 １ 第１入力端子、周波数山の入力パルス列を受信する
第２入力端子、クロックパルス列を発生する非反転出力
端子、反転出力端子を具えたＯＲゲートと、前記反転出
力端子と前記第１入力端子との間に接続された遅延回路
とで戊り、前記ＯＲゲートの遅延時間をτｇとして、前
記遅延回路の遅延時間τを としたことを特 徴とするクロックパルス発振器。 ２０Ｒゲートは、入力ＯＲゲートと、出力ＯＲゲートと
、前記入力ＯＲゲートの出力端子と前記出力ＯＲゲート
の入力端子との間に接続された第１移相回路とで成り、
遅延回路を第２移相回路で威し、前記両移相回路の移相
量をビット周波数にて９０°としたことを特徴とする実
用新案登録請求の範囲第１項記載のクロックパルス発振
器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB53391/76A GB1570207A (en) | 1976-12-21 | 1976-12-21 | Oscillator circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5389150U JPS5389150U (ja) | 1978-07-21 |
| JPS593628Y2 true JPS593628Y2 (ja) | 1984-02-01 |
Family
ID=10467639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1977172651U Expired JPS593628Y2 (ja) | 1976-12-21 | 1977-12-21 | クロックパルス発振器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS593628Y2 (ja) |
| GB (1) | GB1570207A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4523158A (en) * | 1983-02-02 | 1985-06-11 | Rca Corporation | Clock regenerator using two on-off oscillators |
| US4646030A (en) * | 1986-03-03 | 1987-02-24 | Tektronix, Inc. | Triggered frequency locked oscillator having programmable delay circuit |
| US4887051A (en) * | 1989-01-23 | 1989-12-12 | Autek Systems Corporation | Low phase jitter oscillator |
-
1976
- 1976-12-21 GB GB53391/76A patent/GB1570207A/en not_active Expired
-
1977
- 1977-12-21 JP JP1977172651U patent/JPS593628Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5389150U (ja) | 1978-07-21 |
| GB1570207A (en) | 1980-06-25 |
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