JPS635787B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、入力されたクロツク信号を内蔵し
た分周回路で分周し動作タイミング制御用の分周
信号を形成する複数のマイクロコンピユータを並
列同期動作させる並列同期動作制御装置に関し、
簡単な回路により、各コンピユータの動作制御タ
イミングを一致させるとともに、各コンピユータ
の動作開始時点を一致させ、かつ、外部装置の各
種の動作指令信号を形成タイミングの一致した後
の分周信号に同期して各コンピユータに取り込ま
せ、制御の信頼性を向上させようとするものであ
る。

従来、マイクロコンピユータは集積回路化され
るとともに、機能性および処理速度などの向上が
計られているが、大型コンピユータの故障診断機
能のような本格的な故障診断機能を有していない
ため、マイクロコンピユータ（以下コンピユータ
と称する）を用いた装置に高信頼性が要求される
場合には、重要な回路部分をエヌ アウト オブ
エム（Ｎ out of Ｍ）などの並列冗長系で構
成して故障の検出および処理を自動的に行なう必
要がある。

そして前述の並列冗長系を構成し故障を早期に
確実に検出するためには、複数のコンピユータを
並列に設けるとともに、各コンピユータのマシー
ンサイクルを一致させて並列同期動作を行なわせ
る必要がある。

しかし、たとえばインテル社製の8085A型プロ
セツサを用いたコンピユータのように、入力され
たクロツク信号を分周して動作タイミング制御用
の分周信号を形成する分周回路を内蔵した複数の
コンピユータを用いる場合は、各コンピユータに
同一のクロツク信号を入力しても各コンピユータ
の分周信号の形成タイミングが一致しないため、
各コンピユータの動作制御タイミングが一致せ
ず、各コンピユータのマシーンサイクルを一致さ
せることが不可能になり、並列同期動作を行なわ
せることが不可能になる。また、並列同期動作を
行なわせるためには、各コンピユータの動作開始
時点を一致させる必要がある。

さらに、各コンピユータが分周信号に同期して
動作するとともに、外部装置からの割り込み指令
などの各種の動作指令信号が、各コンピユータの
分周信号に非同期に各コンピユータに送出される
ため、並列同期動作を行なわせる場合は、外部装
置からの動作指令信号を各コンピユータの動作タ
イミングに同期して各コンピユータに取り込ませ
る必要がある。

この発明は、前記の点に留意してなされたもの
であり、入力されたクロツク信号を内蔵した分周
回路で分周し動作タイミング制御用の分周信号を
形成する複数のマイクロコンピユータと、所定の
前記コンピユータの前記分周信号の形成タイミン
グを基準にして前記各コンピユータそれぞれの前
記分周信号の形成タイミングを一致させる分周信
号制御回路と、前記分周信号の形成タイミングが
一致した後に前記各コンピユータのリセツトを同
時にしや断し前記各コンピユータの動作開始時点
を一致させるリセツト制御回路と、外部装置の
種々の動作指令信号を形成タイミングが一致した
後の前記分周信号に同期して前記各コンピユータ
に取り込ませる指令信号制御回路とを備えたこと
を特徴とする並列同期動作制御装置である。

したがつて、分周信号制御回路により各コンピ
ユータの分周信号が同一タイミングで形成され、
各コンピユータの動作制御タイミングが一致する
とともに、リセツト制御回路により各コンピユー
タの動作タイミングが一致した後に各コンピユー
タのリセツトが同時にしや断されるため、各コン
ピユータの動作開始時点が一致し、さらに、指令
信号制御回路により外部装置の動作指令信号を分
周信号に同期した同一タイミングで各コンピユー
タに取り込ませるため、分周信号に非同期に送出
された外部装置の動作指令信号を分周信号に同期
した同一タイミングで各コンピユータに取り込ま
せることができ、各コンピユータのマシーンサイ
クルを一致させることができ、並列同期動作を正
確に行なわせることができ、制御の信頼性を向上
させることができるものである。

つぎに、この発明の並列同期動作制御装置を、
その１実施例を示した第１図以下の図面とともに
説明する。

第１図において、１ａ，１ｂはマイクロコンピ
ユータからなる第１、第２コンピユータであり、
入力されたクロツク信号の分周回路を内蔵するイ
ンテル社製の8085A型プロセツサ２ａ，２ｂそれ
ぞれと周辺回路３ａ，３ｂそれぞれとを有し、両
プロセツサ２ａ，２ｂそれぞれに、クロツク入力
端子ia、反転クロツク入力端子およびリセツト
入力端子ibと、第１ないし第３指令入力端子ic，
id，ieと、分周出力端子oaとが設けられるととも
に、両周辺回路３ａ，３ｂそれぞれに、第１ない
し第３指令入力端子if，ig，ihと、第１ないし第
３指令出力端子ob，oc，odとが設けられている。

そして8085A型プロセツサは、クロツク入力端
子にクロツク信号を入力するとともに、反転クロ
ツク入力端子にクロツク信号を反転した反転クロ
ツク信号を入力すると、内蔵した分周回路の動作
によりクロツク信号を２分周した波形の分周信号
が分周出力端子から出力されるとともに、該分周
信号に同期してプロセツサが動作し、たとえばリ
セツト指令用の論理０（以下“０”と称する）の
リセツト信号がリセツト入力端子に入力される
と、リセツト信号の入力後における分周信号の論
理１（以下“１”と称する）から“０”への最初
の立ち下がり変化に同期してリセツト信号が取り
込まれ、プロセツサが初期リセツトされるととも
に、分周信号が“０”から“１”に再び立ち上が
る変化に同期して、プロセツサのリセツト出力端
子（図示せず）から“１”のリセツト表示信号、
すなわちリセツト状態にあることを示す信号が出
力される。

さらに、リセツト信号がしや断され、リセツト
入力端子のレベルが“０”から“１”に立ち上が
ると、リセツト信号のしや断後の分周信号の
“１”から“０”への最初の立ち下がり変化に同
期してリセツト信号のしや断が検知され、分周信
号が“０”から“１”に再び立ち上がる変化に同
期してリセツト出力端子からの“１”のリセツト
表示信号がしや断され、プロセツサがプログラム
に従つて動作を開始する。

また、第１図において、４はクロツク信号をプ
ロセツサ２ａのクロツク入力端子iaに出力するク
ロツク発振器、５はクロツク信号を反転してプロ
セツサ２ａの反転クロツク入力端子に反転クロ
ツク信号を出力する第１インバータ、６は両プロ
セツサ１ａ，１ｂの分周信号が入力されるイクス
クルーシブノアゲート（以下ENRと称する）、７
はENR５の出力信号がデータ入力端子ｄに入力
される第１フリツプフロツプであり、トリガ入力
端子trにクロツク信号が入力される。８は一方の
入力端子にクロツク信号が入力される第１アンド
ゲートであり、他方の入力端子にフリツプフロツ
プ７のＱ出力端子ｑの出力信号が入力されるとと
もに、出力信号をプロセツサ２ｂのクロツク入力
端子iaに出力する。９はENR６、フリツプフロ
ツプ７およびアンドゲート８からなる分周信号制
御回路、１０はフリツプフロツプ７のＱ出力端子
ｑの出力信号を反転してプロセツサ２ｂの反転ク
ロツク入力端子に出力する第２インバータであ
る。

さらに、１１は両プロセツサ２ａ，２ｂそれぞ
れの分周出力端子oaに入力端子が接続された第
１ノアゲート、１２はノアゲート１１の出力信号
がトリガ入力端子trに入力される第２フリツプフ
ロツプであり、Ｑ出力端子ｑが両プロセツサ１
ａ，１ｂそれぞれのリセツト入力端子ibに接続さ
れている。１３はノアゲート１１およびフリツプ
フロツプ１２からなるリセツト制御回路、１４は
シユミツト回路１５を有するリセツト部であり、
シユミツト回路１５の出力端子がフリツプフロツ
プ１２のデータ入力端子ｄおよびクリア端子clに
接続され、シユミツト回路１５の入力端子がリセ
ツトスイツチ１６を介して接地されるとともに、
抵抗１７を介して電源端子Vcに接続されている。
なお、スイツチ１６に並列にコンデンサ１８が設
けられ、抵抗１７およびコンデンサ１８により電
源投入時の時定数回路が形成されるとともに、抵
抗１７に並列にダイオード１９が設けられてい
る。

そして電源を投入すると、クロツク発振器４が
動作し、第２図ａに示すように、t₁時、t₂時、t₃
時、t₄時、t₅時、…それぞれに“０”から“１”
に変化する周期Taのクロツク信号がクロツク発
振器４から出力され、該クロツク信号が所定のコ
ンピユータすなわちコンピユータ１ａに設けられ
たプロセツサ２ａのクロツク入力端子iaに入力さ
れるとともに、クロツク信号がインバータ５で反
転され、インバータ５からプロセツサ２ａの反転
クロツク入力端子に反転クロツク信号が入力さ
れ、プロセツサ２ａの分周出力端子oaから、同
図ｂに示すように、t₂′時、t₄′時、…それぞれに
“０”から“１”に反転するとともに、t₃′時，
t₅′時、…それぞれに“１”から“０”に反転す
る周期Tbの分周信号が出力される。

一方、t₁時，t₂時には、プロセツサ２ａの分周
信号の論理レベルが“０”であり、また、第２図
ｃに示すように、プロセツサ２ｂの分周出力端子
oaから出力される分周信号の論理レベルも“０”
であるため、ENR６には“０”の両分周信号が
入力され、両分周信号の論理レベルが一致してい
るため、ENR６の出力信号が“１”になる。

そしてt₁時、t₂時、t₃時、t₄時、t₅時、…それぞ
れにおけるクロツク信号の“０”から“１”の立
ち上がりにより、フリツプフロツプ７がトリガさ
れ、データ入力端子ｄに伝送されたENR６の出
力信号がフリツプフロツプ７に保持されるため、
t₁時、t₂時にはフリツプフロツプ７のＱ出力端子
ｑからアンドゲート８に“１”の出力信号が出力
される。

そこで第２図ｄに示すように、２周期のクロツ
ク信号がアンドゲート８を介してプロセツサ２ｂ
のクロツク入力端子iaに入力されるとともに、ア
ンドゲート８を介したクロツク信号がインバータ
１０で反転され、インバータ１０からプロセツサ
２ｂの反転クロツク入力端子に、クロツク信号
を反転した反転クロツク信号が入力され、プロセ
ツサ２ｂの分周出力端子oaから分周信号が出力
されようとする。

しかし、プロセツサ２ａの分周信号の形成タイ
ミングとプロセツサ２ｂの分周信号の形成タイミ
ングとが異なるため、t₃時には、第２図ｂ，ｃそ
れぞれに示すように、プロセツサ２ａの分周信号
の論理レベルが“１”になるとともに、プロセツ
サ２ｂの分周信号の論理レベルが“０”になり、
ENR６の出力信号“０”になる。

したがつてt₃時にはフリツプフロツプ７のＱ出
力端子ｑの出力信号が“０”になり、第２図ｄに
示すように、t₃時からt₄時までのクロツク信号の
の１周期の間、アンドゲート８からプロセツサ２
ｂへのクロツク信号がしや断され、プロセツサ２
ｂの分周信号は“０”に保持される。

そして第２図ｂに示すように、t₄時にはプロセ
ツサ２ａの分周信号が“０”になり、プロセツサ
２ａの分周信号の論理レベルとプロセツサ２ｂの
分周信号の論理レベルとが一致するため、同図ｄ
に示すように、アンドゲート８からプロセツサ２
ｂに再びクロツク信号が出力され、このとき、プ
ロセツサ２ａの分周信号の形成タイミングとプロ
セツサ２ｂの分周信号の形成タイミングとがクロ
ツク信号に同期して一致するため、同図ｂ，ｃそ
れぞれに示すように、t₄時以降には両分周信号が
同一位相で変化する。

一方、電源投入時には、シユミツト回路１５の
入力が“０”になるため、抵抗１７、コンデンサ
１８およびシユミツト回路１５で定まる所定時
間、第２図ｅに示すように、シユミツト回路１５
の出力信号が“０”に保持され、シユミツト回路
１５の出力信号が“０”であるため、フリツプフ
ロツプ１２がクリアされ、同図ｆに示すように、
フリツプフロツプ１２のＱ出力端子ｑの出力信号
が“０”に保持され、両プロセツサ１ａ，１ｂの
リセツト入力端子ibに“０”のリセツト信号が入
力される。なお、前述の所定時間は、両分周信号
の位相が一致するまでの時間より十分長い時間に
設定されている。

そして所定時間が経過して第２図ｅに示すよう
に、t₅時以降のt_x時にシユミツト回路１５の出力
信号が“０”から“１”に変化し、フリツプフロ
ツプ１２のリセツトが解除されると、同図ｂ，ｃ
それぞれに示すように、t_x時以降のt_y′時におけ
る両分周信号の最初の“１”から“０”への変化
により、ノアゲート１１の出力信号が“０”から
“１”に変化し、フリツプフロツプ１２がトリガ
され、このときフリツプフロツプ１２のデータ入
力端子ｄにシユミツト回路１５の“１”の出力信
号が入力されているため、同図ｆに示すように、
t_z時にフリツプフロツプ１２のＱ出力端子ｑの出
力信号が“１”になり、両プロセツサ２ａ，２ｂ
のリセツト信号が同時にしや断され、同図２ａ，
２ｂのリセツト信号が同時にしや断され、同図
ｂ，ｃそれぞれに示すように、両プロセツサ２
ａ，２ｂのリセツト信号がしや断された後のt_z′
時に、両分周信号が同時に“０”から“１”に変
化すると、両分周信号の“０”から“１”への変
化に同期してリセツト信号のしや断が検知され、
両マイクロプロセツサ２ａ，２ｂが、入力された
プログラムの先頭から同時に実行し始める。

なお、リセツトスイツチ１６を操作したときに
も、前述と同様の動作により、両プロセツサ２
ａ，２ｂのリセツト信号が同時にしや断され、両
プロセツサ２ａ，２ｂがプログラムの先頭から同
時に実行し始める。

すなわち分周信号制御回路９により、コンピユ
ータ１ａの分周回路による分周信号の形成タイミ
ングを基準にして、両コンピユータ１ａ，１ｂの
分周信号が同時に“０”，“１”それぞれになると
きのみ、コンピユータ１ｂにクロツク信号を入力
させ、１ｂの分周信号の形成タイミングをコンピ
ユータ１ａの分周信号の形成タイミングに一致さ
せ、両コンピユータ１ａ，１ｂの動作制御タイミ
ングを一致させる。

また、リセツト制御回路１３により、電源投入
時およびリセツト操作時に、両コンピユータ１
ａ，１ｂの分周信号の形成タイミングが一致した
後に、両コンピユータ１ａ，１ｂの分周信号が同
時に“１”から“０”に変化するタイミングで両
コンピユータ１ａ，１ｂへのリセツト信号をしや
断し、両コンピユータ１ａ，１ｂのリセツトを分
周信号に同期した同一タイミングで解除して両コ
ンピユータ１ａ，１ｂの動作開始時点を一致させ
る。

さらに、第１図において、２０は第１ないし第
３指令出力端子oe，of，ogを有する外部装置で
あり、指令出力端子oeから両周辺装置３ａ，３
ｂの指令入力端子ifに“１”に割り込み指令信号
が出力され、指令出力端子ofから両周辺装置３
ａ，３ｂの指令入力端子igに“１”のホールド指
令信号が出力され、指令出力端子ogから両周辺
装置３ａ，３ｂの指令入力端子ihに“１”のレデ
イ−指令信号が出力される。２１は入力端子が両
周辺装置３ａ，３ｂの指令出力端子obに接続さ
れた第２アンドゲートであり、両周辺装置３ａ，
３ｂそれぞれから割り込み指令信号が同時に入力
されたときに出力信号が“１”になる。２２は入
力端子が両周辺装置３ａ，３ｂの指令出力端子
ocに接続された第３アンドゲートであり、両周
辺装置３ａ，３ｂそれぞれからホールド指令信号
が同時に入力されたときに出力信号が“１”にな
る。２３は入力端子が両周辺装置３ａ，３ｂの指
令出力端子odに接続された第４アンドゲートで
あり、両周辺装置３ａ，３ｂそれぞれからレデイ
ー信号が同時に入力されたときに出力信号が
“１”になる。

また、２４，２５は入力端子が両プロセツサ２
ａ，２ｂの分周出力端子oaに接続された第２ノ
アゲート、第５アンドゲートであり、両プロセツ
サ２ａ，２ｂの分周信号が同時に“０”になると
きにのみノアゲート２４の出力信号が“１”にな
り、両プロセツサ２ａ，２ｂの分周信号が同時に
“１”になるときのみアンドゲート２５の出力信
号が“１”になる。２６はトリガ入力端子trがノ
アゲート２４の出力端子に接続された第３フリツ
プフロツプであり、データ入力端子ｄがアンドゲ
ート２１の出力端子に接続されるとともに、Ｑ出
力端子ｑが両プロセツサ２ａ，２ｂの指令入力端
子icに接続されている。２７はトリガ入力端子tr
がノアゲート２４の出力端子に接続された第４フ
リツプフロツプであり、データ入力端子ｄがアン
ドゲート２２の出力端子に接続されるとともに、
Ｑ出力端子ｑが両プロセツサ２ａ，２ｂの指令入
力端子idに接続されている。２８はトリガ入力端
子ｔがアンドゲート２５の出力端子に接続された
第５フリツプフロツプであり、データ入力端子ｄ
がアンドゲート２３の出力端子に接続されるとと
もに、Ｑ出力端子ｑが両プロセツサ２ａ，２ｂの
指令入力端子ieに接続されている。２９はノアゲ
ート２４、アンドゲート２５およびフリツプフロ
ツプ２６〜２８からなる指令信号制御回路であ
る。

そしてたとえば外部装置２０の指令出力端子
oeから割り込み指令信号が出力されると、該指
令信号が両周辺回路３ａ，３ｂそれぞれを介して
アンドゲート２１に入力され、このとき、両周辺
回路３ａ，３ｂを介した割り込み指令信号が同時
に入力される間のみアンドゲート１５の出力信号
が“１”になり、同様に、外部装置２０の指令出
力端子of，ogそれぞれからホールド指令信号、
レデイー指令信号それぞれが出力された場合に
も、両周辺回路３ａ，３ｂを介したホールド指令
信号が同時に入力される間のみアンドゲート２２
の出力信号が“１”になり、両周辺回路３ａ，３
ｂを介したレデイー指令信号が同時に入力される
間のみアンドゲート２３の出力信号が“１”にな
り、両コンピユータ１ａ，１ｂの信号伝送時間の
誤差などにもとづく、両周辺回路３ａ，３ｂそれ
ぞれからの各指令信号の出力タイミングのずれが
補正される。

さらに、両プロセツサ２ａ，２ｂの分周信号が
同時に“０”になるときのみノアゲート２４の出
力信号が“１”になるとともに、フリツプフロツ
プ２６，２７がノアゲート２４の出力信号の
“０”から“１”の立ち上がりでトリガされるた
め、両プロセツサ２ａ，２ｂの分周信号が同時に
“１”から“０”に変化したときに、フリツプフ
ロツプ２６，２７それぞれのデータ入力端子ｄに
伝送された割り込み指令信号、ホールド指令信号
それぞれがフリツプフロツプ２６，２７それぞれ
に保持されるとともに、フリツプフロツプ２６，
２７それぞれから両プロセツサ２ａ，２ｂに割り
込み指令信号、ホールド指令信号それぞれが出力
され、両プロセツサ２ａ，２ｂに、両プロセツサ
２ａ，２ｂの分周信号が“１”から“０”に変化
する同一タイミングで割り込み指令信号、ホール
ド指令信号それぞれが送出される。

また、両プロセツサ２ａ，２ｂの分周信号が同
時に“１”になるときのみアンドゲート２５の出
力信号が“１”になるとともに、フリツプフロツ
プ２８が、アンドゲート２５の出力信号の“０”
から“１”の立ち上がりでトリガされるため、両
プロセツサ２ａ，２ｂの分周信号が同時に“０”
から“１”に変化したときに、フリツプフロツプ
２８のデータ入力端子ｄに伝送されたレデイー指
令信号がフリツプフロツプ２８に保持されるとと
もに、フリツプフロツプ２８から両プロセツサ２
ａ，２ｂにレデイー信号が出力され、両プロセツ
サ２ａ，２ｂに、両プロセツサ２ａ，２ｂの分周
信号が“０”から“１”に変化する同一タイミン
グでレデイー指令信号が送出される。

すなわち8085A型プロセツサは、分周信号が
“１”のときに割り込み指令信号およびホールド
指令信号を取り込み、分周信号が“０”から
“１”に立ち上がるときにレデイー指令信号を取
り込むため、ナンドゲート２４およびアンドゲー
ト２５それぞれにより、両プロセツサ２ａ，２ｂ
の分周信号の形成タイミングが一致し、両プロセ
ツサ２ａ，２ｂの分周信号が同時に“１”から
“０”に変化するときにフリツプフロツプ２６，
２７をトリガし、両プロセツサ２ａ，２ｂの分周
信号が同時に“０”から“１”に変化するときに
フリツプフロツプ２８をトリガし、形成タイミン
グが一致した後の分周信号に同期して両プロセツ
サ２ａ，２ｂに割り込み指令信号、ホールド指令
信号、レデイー指令信号それぞれを送出し、両コ
ンピユータ１ａ，１ｂに同一タイミングで割り込
み、ホールド、レデイーそれぞれの動作指令信号
を取り込ませる。

したがつて前記実施例によると、両コンピユー
タ１ａ，１ｂそれぞれの動作タイミング制御用の
分周信号の形成タイミングが、分周信号制御回路
９により一致し、両コンピユータ１ａ，１ｂの内
部動作タイミングが同一に制御されるとともに、
両コンピユータ１ａ，１ｂそれぞれのリセツトが
リセツト制御回路１３により同時に行なわれ、両
コンピユータ１ａ，１ｂの動作開始時点が一致す
る。さらに、指令信号制御回路２９により、外部
装置２０から出力された割り込み指令信号、ホー
ルド指令信号、レデイー指令信号を、形成タイミ
ングの一致した後の分周信号に同期した同一タイ
ミングで両コンピユータ１ａ，１ｂに取り込ませ
ることができ、コンピユータ１ａ，１ｂのマシー
ンサイクルを一致させることができ、簡単な回路
で両コンピユータ１ａ，１ｂを正確に並列同期動
作させることができ、たとえば両コンピユータ１
ａ，１ｂにより並列冗長系を構成し、迅速かつ正
確に故障検出を行なわせて故障処理を行なわせる
ことができる。

また、アンドゲート２１〜２３を設けたことに
より、両コンピユータ１ａ，１ｂの信号伝送時間
のずれなどにもとづく、両周辺装置３ａ，３ｂそ
れぞれからの各指令信号の出力タイミングのずれ
が補正される。

なお、前記実施例の8085A型マイクロプロセツ
サ以外のマイクロプロセツサを有するコンピユー
タに適用できるとともに、周辺装置を有しないコ
ンピユータに適用できるのは勿論である。

また、コンピユータの数が増加したときには、
分周信号制御回路９の数を増加させるとともに、
リセツト制御回路１３のノアゲート１１を多入力
型のノアゲートで形成し、さらに、指令信号制御
回路２９のノアゲート２４、アンドゲート２５を
多入力型のノアゲート、アンドゲートそれぞれで
形成すればよい。

【図面の簡単な説明】

図面はこの発明の並列同期動作制御装置の１実
施例を示し、第１図は要部のブロツク結線図、第
２図ａ〜ｆは第１図の動作説明用タイミングチヤ
ートである。 １ａ，１ｂ……マイクコンピユータ、４……ク
ロツク発生器、９……分周信号制御回路、１３…
…リセツト制御回路、２０……外部装置、２９…
…指令信号制御回路。

Claims (1)

【特許請求の範囲】
1. １ 入力されたクロツク信号を内蔵した分周回路
   で分周し動作タイミング制御用の分周信号を形成
   する複数のマイクロコンピユータと、所定の前記
   コンピユータの前記分周信号の形成タイミングを
   基準にして前記各コンピユータそれぞれの前記分
   周信号の形成タイミングを一致させる分周信号制
   御回路と、前記分周信号の形成タイミングが一致
   した後に前記各コンピユータのリセツトを同時に
   しや断し前記各コンピユータの動作開始時点を一
   致させるリセツト制御回路と、外部装置の種々の
   動作指令信号を形成タイミングが一致した後の前
   記分周信号に同期して前記各コンピユータに取り
   込ませる指令信号制御回路とを備えたことを特徴
   とする並列同期動作制御装置。