JPS593678A - 並列同期動作制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この＠１男は、入力されたクロック信号を内蔵した分周
回路で分周し動作タイミング制御用の分局信号を形成す
る複数のマイクロコンピュータを並列同期動作させる並
列同期動作制御装置に関し、簡単な回−路により、各コ
ンピュータの動作制御タイミングを一致させるとさもに
、各コンピュータの動作開始時点を一致させ、かつ、ｌ
Ａ部装置の各種の動作指令信号を形成タイミングの一致
した後の分周信号に同期して各コンピュータに胞り適寸
せ、制御の信頼性を向上させようとするものである。

従来、マイクロコンピュータは集積回路化される上古も
に、機能性および処理速度などの向上が計られているか
、大型コンピュータの故障診断機能のような本格的な故
障診断機能を有していないタメ、マイクロコンピュータ
（以下コンピュータと称する）を用いた装置に高信頼性
が要求される場合には１重要な回路部分をエヌ　アウト
　オブエム（Ｎ　ｏｕｔ　ｏｆＭ　）などの並列冗長系
で構成して故障の検出および処理を自動的に行なう必要
がある。

そして前述の並列冗長系を構成し故障を早期に確実に検
出するためには、複数のコンピュータを並列に設けると
吉もに、各コンピュータのマシーンサイクルを一致させ
て並列同期動作を行なわせる必要がある。

しかし、たとえばインテル社製の８０８５　Ａ型プロセ
フ　サラ用イたコンピュータのように、入力さイ″Ｌ建
クロック信号を分周して動作タイミング制御用の分周信
号を形成する分周回路を内蔵した複数のコンピュータを
用いる場合は、各コンピュータに同一のクロック信号を
入力しても各コンピュータの分周信号の形成タイミング
が一致しないため、各コンビ子−夕の動作制御タイミン
グが一致せず。

各コンピュータのマシーンサイクルを一致させることが
不可能になり、並列同期動作を行なわせることが不可能
になる。また、並列同期動びを行なわせるためには、各
コンピュータの動作開始、時点を一致させる必要がある
。

さらに、各コンピュータが分周信号に同期して動作する
とともに、外部装置からの割り込み指令などの各種の動
作指令信号が、各コンピュータの分周信号に非同期に各
コンピュータに送出される／ヒめ、並列同期動作を行な
わせる場合は、外部装置からの動作指令信号を各コンピ
ュータの動作タイミングに同期して各コンピュータにｌ
ヌリ込寸せる必要がある。

この＠川は、前記の点に留意してなさ′ｉ″したもので
るり、人力されンｔクロンク信号を内蔵した分周回路で
分周し勤丁Ｆタイミング制御用の分周信号を形成する複
数のマイクロコンピュータと、所定の前記コンピュータ
の前記分局信号の形成タイミングを基準にして前記各コ
ンピュータそれぞれの前記分周信号の形成タイミングを
一致させる分局信号制御回路と、前記分周信号の形成タ
イミングか一致しンζ後に前記各コンピュータのリセッ
トを同時にしゃ断し前記各コンピュータの動作開始時点
を一致させるリセット制御回路と、外部装置の種々の動
・ｒ「指令信号を形成タイミングが一致し／ヒ後の前記
分周信号に同期して前記各コンピュータにハヌり込ませ
る指令信号制御回路とを備えたことを特徴とする並列同
期動作制御装置である。

したがって、分局信号制御回路により各コンピュータの
分周信号が同一タイミングで形成され、谷コンピュ〜り
の動作制御タイミングが一致する々ともに、リセット制
御回路により各コンピュータの動作タイミングが一致し
た俊に各コンピュータのりセントが同時にしや哨さｎる
ため、各コンピュータの動ｆ′［開始時点か一致し、さ
らに、指令信号制御回路により外部装置の動作指令信号
を分局信号に同期した同一タイミングで各コンピュータ
ＫＫｙ、り込ませるため、分周信号に非同期に送出さｆ
′した外部装置の動作指令１ｇ号を分局信号に同期した
同一タイミングで各コンピュータに肋り込ませるこさが
でき、各コンピュータのマシーンサイクルを一致させる
ととができ、並列同期動作を正確に行なわせるこさがで
き、制御の信頼性を向上させることができるものである
。

つきに、この発明の並列同期動作制御装ｄど、そのＩ実
施例を示した第１図以下の図面おともに説明する。

％１図において、（１ａ）、（ｔｂ）はマイクロコンピ
ュータからなる第工、＠２コンピュータであり、入力さ
れたクロック１ｇ号の分周回路を内蔵するインテル社製
の８０８５　Ａ型プロセッサ（２ａ）、（２１りそれぞ
れと周辺回路（８ａ）、（８ｂ）それぞれとを有し、両
プロセッサ（２ａ）、（２ｂ）それぞれに、クロンク入
力端子（ｉａ）。

反転クロック入力端子（ｉａ）およびリセット入力端子
（ｉｂ）と、第１ないし第３指令入力端子（ｉｃ）、（
’ｉｄ）、（ｉｅ）と、分局出力端子（ｏａ）とが設け
られるとともに、内周辺回路（３ａ）、（３ｂ）それぞ
れに、第１ないし第３指令入力端子（ｉｆ）、（ｉｇ）
、（ｉｈ）　ト、第Ｌ　’ｔｘ　Ｖｒし第３指令出力端
子（ｏｔ＋）、（ｏｃ）、（ｏｄ）とが設けられている
。

そして８０８５　Ａ型プロセンサは、クロンク入力端子
にクロック信号を入力するとともに、反転クロック入力
端子にクロック信号を反転し／ヒ反転りロンク信号を入
力すると、内蔵した分周回路の動作によりクロック信号
を２分周した波形の分周信号が分局出力端子から出力さ
れるとともに、該分周信号に同期してプロセッサが動作
し、たとえばリセット指令用の論理０（以下ＩＩ　Ｏ”
と称する）のリセット信号がリセット入力端子に入力さ
れると、リセ′：／、信号の入力後における分周信号の
論理■（以下＋＋　１　＋＋と称する）から′０″への
最初の立ち下′かり変化に同期してリセット信号が欣り
込まれ、プロセッサか初期リセットされるとともに、分
局信号かＩＩ　Ｏ＋＋からＩ″′ｅこ再び立ち上かる変
化に同期して、プロセンサのリセット出力端子（図示せ
ず）から°Ｉ″のりセント表示信号。

すなわちリセット状態にあることを示す信号が出力され
る。

さらに、リセット信号がじゃ１指され、リセット出力端
子のレベルが０″から“Ｉ″に立ち上かると、リセット
信号のしゃ断後の分周信号の１１１１１から′Ｏ″への
最初の立ち下かり変化に同期してリセット信号のしゃ断
か検知′され、分周信号かＩＩ　Ｏ”から°′Ｉ″に再
び立ち上がる変化に同期してリセット出力端子からのｌ
！　１１′のリセット表示信号がしゃ断され、プロセッ
サがプログラムに従って動作を開始する。

また、第１図において、（４）ｒｌ′ｉクロンク信号を
プロセッサ（２ａ）のクロック入力端子（ｉａ）に出力
するクロンク発振器、（５）はクロック信号を反転して
プロモンザ（２ａ）の反転クロック入力端子（ｉａ）に
反転クロック信号を出力する第１インバータ、（６）ハ
両プロセッサ（ｌａ）、（ｌｂ）の分周信号が入力され
るイクスクルーシブノアゲート（以下ＥＮＲ吉称する）
。

（７）はに、ＮｋＬ　Ｃ５１の出力信号がデータ入カ端
子（ｄ）に入力される第１７リングフロツプであり、ト
リガ入力端子（ｔｒ）にクロック信号か入力される。（
８）は−カの入力端子にクロック信号か入力される第１
アントケートであり、他力の入力端子にフリツプフロツ
プｔ’／）のＱ出力端子（（１）の出力信号が入力され
るとともに、出力信号をプロセッサ（２ｂ）のクロック
入力端子（ｉａ）に出力する。（９）はＥＮ凡（６）、
フリップ７０ンプ（７）およびアンドゲート（８）から
なる分周信号ｉ′ｌ？ｌ制御回路、（１りは７リンプ７
０ンプ（７）のＱ出力端子（ｑｌの出力信号を反転して
プロセッサ（２ｂ）の反転クロック入力端子（ｉａ）に
出力する第２インバータである。

さらに、（１））は両プロセッサ（２ａ）、（２ｂ）そ
れぞれの分周出力端子（ｏａ）に入力端子が接続された
第ｌノアゲート、（１２１はノアゲート（１１Ｊの出力
信号かトリガ入力端子（ｔｒ）に入力されるｆＪ２フリ
ツプフロンプであり、Ｊ：ｌ力端子（ｑ）が両プロセッ
サ（ｔａ）、（ｔｂ）それぞれのりセント入力端子（ｉ
ｂ）に接続されている。

＋ｌ：ｍ　Ｕノアゲート（１１）およびフリツプフロツ
プ（１２１からなるリセット制ｍ１回路、＋１４１はシ
ュミット回路（１５）を有するリセン）　１ｌｌ（で−
あり、シュミット回路（１５ｊの出力端子がフリツプフ
ロツプ（１２１のデータ入力端子（ｄ）およびクリア端
子（ＣＩりに接続され、シュミット回路（１５）の入力
端子がりセントスインチ（１６１ｋ介して接地されると
ともに２抵抗（１ηを介して電源端子（Ｖｃ）に接続さ
れている。なお、スイツチ（１６ｊに並列にコンデンサ
（１８１が設けられ、抵抗（１ηおよびコンデンサ（１
８）により＠源投入時の時定数回路が形成される古とも
に、抵抗（１ηに並列にダイオード（１！１が設けられ
ている。

そして電源を投入すると、クロンク発振器（４）が動作
し、第２図（ａ）に余すように、１時、Ｃ２時、ｔｓ時
、１＋時、Ｃ５時・・・それぞれに１０”から１１１１
１に変化する周期゛１゛ａのクロック信号がクロック発
振器叫）から出力され、該クロック信号が所定のコンピ
ュータすなわちコンピュータ（ｌＢ）に設けられたプロ
セッサ（２ＦＬ）のクロック入力端子（ｉａ）に入力さ
れるとともに、クロック信号がインバータ（５）で反転
され、インバータ（５）からプロセッサ（２ａ）の反転
クロック入力端子（ｉａ）Ｋ反転クロック信号が入力さ
れ、プロセンサ（２ａ）の分周出力端子（Ｏａ）から、
同図（ｂ）に示すように、Ｃ２時、９４時、・・・それ
ぞれに°゛０”から′ｌ”に反転すると吉もに、も３時
。

６５時、・・・それぞれにｌ”から′０″に反転する周
期Ｔｂの分局信号が出力される。

−力、Ｌｉ時、Ｃ２時には、プロセッサ（２ａ）の分局
信号の論理レベルが“０”であり、また、第２図（Ｃ）
に示すように、プロセッサ（２ｂ）の分周出力端子（ｏ
ａ）から出力される分周信号の論理レベルもパ０′”で
あるため、ｘＮｆｔ（６）には０″の両分周１ぎ号示入
力され１両分周信号の論理レベルが一致しているため、
ＥＮＨ田）の出力信号がＩＩ　ｌ”になる。

そしてＣ１時、Ｃ２時、ｔｓ時、９４時、ｔｓ時、・・
・それぞれにおけるクロック信号のＩｔ　Ｏ”からｔｌ
ｌ”の立ち上がりにより、７リンプフロンプ（７）がト
リガされ、テ゛−タ入力端子（ｄ）に伝送されたＥＮＲ
（６）の出力信号が７リツプ７０ツブ（７）に保持され
るため、＋１時、＋２時には７リンプ７０ンプ（７）の
Ｑ出力端子（ｑ）からアンドゲート（８）Ｋ　”　ｌ　
”の出力１Ｂ号が出力される。

そこで第２図（ｄ）に示すように、２周期のクロック信
号がアンドゲート（８）を介してプロセンサ（２ｂ）の
クロック入力端子（ｊａ）Ｋ入力されるとさもに、アン
ドゲート（８）を介したクロック信号がインバータ（１
１Ｊで反転され、インバータｑｌからプロセンサ（２１
））の反転クロック入力端子（１ａ）に２　クロック信
号を反転した反転クロック信号が入力され、プロセッサ
（２＋））の分局出力端子（Ｏａ）から分局信号が出力
されようとする。

しかし、プロセッサ（２ａ）の分周信号の形成タイミン
グとプロセッサ（２ｂ）の分周信号の形成タイミングと
が異なるため、＋８時には、第２図（ｂ）、（Ｃ）それ
ぞれに示すように、プロセッサ（２ａ）の分局信号の論
理レベルか’ｔ”になるとともに、プロセッサ（２１）
’）の分周信号の論理レベルか′０″になり、Ｅｌ’Ｊ
Ｉｊ　＋６１の出力信号が′０″になる。

したがって１．３時には７リンプフロンプ（７）のＱ出
力端子（ｑ）の出力信号がＩｔ　０１１になり、第２図
（ｄ）に示すように、ｔ　ａ　１＋＠から１４時まての
クロック信号のＩ周期の間、アンドゲート（３）がらプ
ロセッサ（２＋））へのクロック信号がしゃ１析され、
プロセッサ（２１りの分周信号は′０″に保持される。

そして第２図（ＩＪ）に示すように、Ｃａ１時にはプロ
セッサ（２ａ）の分周信号が０″になり、プロセッサ（
２ａ）の分局信号の論理レベルとプロセッサ（２ｂ）の
分周信号の論理レベル吉が一致するため、同図（（Ｊ）
に示すように、アンドゲート（８）がらプロセンサ（２
＋））に再びクロック信号が出力され、このとき、プロ
セッサ（２ａ）の分局信号の形成タイミングとプロセッ
サ（２ｂ）の分局信号の形成タイミングとがクロック信
号に同期して一致する／とめ、同図（ｂ）、（ｃ）それ
ぞれに示すように、ｌ、　４１吟以降には両分局信号か
同一位相で変化する。

一力、電源投入時には、シュミット回路（１５）の入力
が′０″になるため、抵抗ｆ１７１　、コンテンサ（１
８１およびシュミット回路（１５ｊで定まる所定時間、
・弔２図（＋３）　Ｋ示すように、シュミント回路（」
５ｊの出力信号が４１０１１に保持され、シュミット回
＠　（１５１の出力信号が“０”であるため、７リンプ
フロンプ（１２１がクリアされ、同図げ）に示すように
、フリンプフロング（１２１のＱ出力端子（ｑ）の出力
信号か０”に保持され。

両プロセンサ（ｌａ）、（ｌｂ）のりセント入力端子（
ｉｂ）にＩＴ　ＯＩＪのりセント信号が入力される。な
お、前述の所定時間は、両分局信号の位相が一致するま
で。

の時間より十分長い時間に設定されている。

そして所定時間が経過して第２図（ｅ）に示すように、
　　ｔ５時以降のｆ、ｘ時にンユミント回路１１５）の
出力信号か′０″２から’ｔ”ＶＣ’ｚ化し、７　ＩＪ
　７７”　７　ｏ−ンプ（７２１のリセットがｍ除され
るさ、同図（＋））　、　（Ｃ）それぞれに示すように
、　　ｔｘ時以降の　、７時における両分同信号の最初
の′１”から１１０　＋７への変化により、ノアゲート
＋１１１の出力信号がＩＪ　０１１から′ｌ”に変化し
、７リンプ７０ング（１２１がトリガされ、このときフ
リップフロンプロ２１のデ゛−タ入力端子（ｄ）にシュ
ミント回Ｍ　（１５１のＩ”の出力信号が入力されてい
るため、１−図（ｆ）に示すように、ｔｚ時に７リツプ
７０ンプ（１２）のＱ出力端子（ｑ）の出力・１ぎ号が
工”Ｋなり、両プロセッサ（２ａ）、（２ｂ）のリセッ
ト信号が同時にしゃ断され、同図（ｂ）、（Ｃ）それぞ
れに示すように、両プロセッサ（２ａ）、（２ｂ）のり
セント信号がしゃ断された後のｔｚ　時に、両分局信号
が同時に“０”から１１１“に変化するさ、両分局信号
の°°０”からｌ″への変化ＶＣ同期してリセット信号
のしゃ断が断知され、両マイクロプロセッサ（２ａ）。

（２ｂ）が、入力されたプログラムの先頭から同時に実
行し始める。

なお、リセットスイッチ（１６）を操作したときにも、
前述と１１様の動作により、両プロセッサ（２ａ）、（
２１〕）のりセント信号が同時にじゃ明され、両プロセ
ッサ（２ａ）、（２１３）がプログラムの先頭から同時
に実行し始める。

すなわち分周信号制御回路（９）により、コンピュータ
（１ａ）の分周回路による分周信号の形成タイミングを
基準にして、・両コンピュータ（Ｉａ）、（Ｉｂ）　ノ
分可信号が同時に°０”、■”　それぞれになるときの
み、コンピュータ（Ｉｂ）Ｋクロック信号を入力させ、
（１ｂ）の分周信号の形成タイミングをコンピュータ（
Ｌａ）の分周信号の形成タイミングに一致させ。

両コンピュータ（ｌａ）、（Ｉｂ）の動作制御タイミン
グを一致させる。

捷た、リセット制御回路（１３１により、電源投入時お
よびリセット操作時に、両コンピュータ（Ｉａ）。

（１１７）の分周１ｇ号の形成タイミングが一致した後
に。

両コンピュータ（ｌａ）、（ｌｂ）の分局信号が同時に
ｌ″から”０”に変化するタイミングで両コンピュータ
（１ａ）、（ｌｆ））へのリセット信号をしゃ断し、両
コンピュータ（Ｉａ）、（ｔｂ）のリセットを分局信号
に同期した同一タイミングで解除して両コンピュータ（
ｌａ）。

（ｌｂ）の動作開始時点を一致させる。

さらに、第１図において、１ケ／′ｉ第１ないし第３指
令出力端子（ｏｅ厘ｏｆ）、（ｏｇ）を有する外部装置
であり、指令出力端子（Ｏｅ）から内周辺装置（３ａ）
、（３ｂ）の指令入力端子（汀）にＩＴ　１″′の割り
込み指令信号が出力され、指令出刃端子（Ｏｆ）から内
周辺装置（３ａ、）。

（３ｂ）の指令入力端子（ｉｇ）Ｋ“′」パのホールド
指令信号が出力され、指令出力端子（ｏｇ）から内周辺
装置ｍ　（３ｉ１）、（３ｂ）の指令入力端子（ｉｈ）
［敷１　＋１のレディー指令信号が出力される。（２１
）は入力端子が両１＠辺装ｆ！　（８ａ）、（３ｂ）の
指令出力端子（（）１りに接続さね、た第２アンドゲー
トであり、内周辺装置（８ａ）、（３１りそれぞ）１か
ら割り込み指令信号が同時に入力されたときに１」１力
・漕号が°゛■”になる。（２２Ｉは入力端子が内周辺
装置＃’　（３ａ）、（３！Ｑの指令ｎ」力端子（ＯＧ
＞　Ｋ　接ａ　サｉた第３アンドゲートであり、内周辺
装置ｔ　（３ａ）、（３１））それぞれからホールド指
令信号が同時に入力され／ことさに出力信号が’　ｌ　
”　Ｋなる。（ｚ３）は入力端子が両周辺装、ｇ　（３
ａ）、（３ｂ）の指令出力端子（ａｄ、）に接続された
ｒｇ　４アンドゲートであり、内周辺装置（３ＦＬ）。

（８ｂ）それぞれからレティー信号が同時に入力された
ときに出力信号が’　Ｉ　”　Ｋなる。

また、（２４＋　、　＋２５１は入力端子が両プロセッ
サ（２Ｂ）。

（２ｂ）の分周出力端子（ｏａ）に接続された第２ノア
ゲー）、第５アント′ゲートであり、両プロセッサ（≧
ａ）、（２ｂ）の分周信号か同時に’０”Ｋなるときに
のみノアゲート（至）の出力信号が′ｌ”になり、両プ
ロセッサ（２Ｂ）、（２ｂ）の分周信号が同時に°′ｌ
”・になるときのみアンドゲート婦）の出力信号が°ｌ
″になる。（２６１はトリガ入力端子（ｔｒ）がノアゲ
ート（２＃の出力端子に接続された第８７リング７０ン
プであり、デ−タ入力端子（ｄ）がアントゲ−）　＋２
１１の出力端子に接続されるとともに、Ｑ出力端子（ｑ
）が両プロセンザ（２Ｂ）、（２１υの指令入力端子（
ｉｃ）に接続されている。＠はトリガ入力端子（Ｌｒ）
がノアゲート（圓の出力端子に接続された第４７リツプ
７０ツブであり、データ入力端子（ｄ）がアンドゲート
（社）の引力端子に接続されるとともに、Ｑ出力端子（
ｑ）が両プロセッサ（２ａ）、（２ｂ）の指令入力端子
（１ｄ）ニ接続すＪ′Ｖ。

でいる。圀）はトリガ入力端子（１）がアンドゲートゐ
）の出力端子に接続された第５７リングフロツプであり
、データ入力端子（ｄ）がアンドゲートＧ３１の出力端
子に接続されるさともに、Ｑ出力端子（ｑ）が両プロセ
ッサ（２８）、（２ｂ）の指令入力端子＜ｒｅ）Ｋ接続
されで１ちる。

そしてた々えは夕）部装置（２０）の指令出力端子（ｏ
ｃ）から割り込み指令信号が出力されると、該指令信号
が内周辺回路（３ａ）、（８ｂ）それぞれを介してアン
トゲ−）　１２１＋に入力され２　このとき、内周辺回
路（３ａ）。

（８ｂ）を介した割り込み指令信号が同時に入力される
間のみアントゲ−１−＋ｆ５１の出力信号がＩ”になり
、同様に、外部装置（２０）の指令出力端子（ｏｒ）、
（ｏｇ）それぞれからホールド指令信号、１／テイ一指
令悟号それぞれが出力された場合にも、内周辺回路（３
ａ）。

（３０）を介したホールド指令信号が同時に入力される
間のみアントゲ−１１２２＋の出力信号がｌ”になり、
内周辺回路（３ａ）、（８ｂ）を介したレディー指令信
号が同時に入力される間のみアンドゲート１１の引力１
６号が°゛ｌ″になり、両コンピュータ（ｌａ）、（ｌ
ｂ）の信号伝送時間の誤差などにもとつく、内周辺回路
（８ａ）、（３１））それぞれからの各指令信号の出力
タイミングのずれがイ・…正される。

さらに１両プロセッサ（２ａ）、（２ｂ）の分局信号が
同時にパ０”になるときのみノア・ゲート２４１の出力
信号が“′１カになるとともに、フリンプ７０ツブ＋２
６＋　。

しθかノアデー）　ｆ２４１の出力信号の′０″から°
′工″の立ち土かりでトリガされるため、両プロセッサ
（２ａ）、（２ｂ）　ノ分局信号か同時Ｋ　”　Ｉ　”
　カら’０”Ｉｃ変化した吉きｌこ、７リツプ７０ンプ
Ｊ　、　Ｃｌｈそれぞれのデータ入力端子（ｄ）に伝送
され／こ割り込み指令信号、ホールド指令信号そカーぞ
ソＬが７リソプ７０ツブ轍、（２ηそれぞれＫＮ持され
るとともに、７リンプ７０ンプ＋２６１．１．／／ｌそ
れぞｉｌ、から両プロセッサ（２ＦＬ）。

（２１りに割り込み指令信号、ホールド指令信号それぞ
れが出力され、両プロセッサ（２ａ）、’（２ｂ）に、
画プロセッサ（２ａ）、（２ｂ）の分周信号か・・■・
・から・・０・・に変化する同一タイミングで割り込み
指令’ＩＦＴ号。

ホールド指令信号それぞれが送出される。

また１１両プロセンサ（２ａ）、（２１りの分局信号か
同時に°″Ｉ”になるときのみアンドゲート価）の田カ
ＩＦｊ号が°′Ｉ″になるとさもに、フリンプ７０ツブ
−が、アンドゲート□□□）の出力信号の０″から１１
１”の立ち上がりでトリガされるため、両プロセンサ（
２ａ）、（２ｂ）　ノ分周信号が同時Ｋ　”　０　”　
カら’　ｌ　”　Ｋ変化し７こときに、７リツプ７０ツ
ブ（２８）のデータ入力端子（ｄ）Ｋ伝送されンとレデ
ィー指令信号が７リツプ７０ンプ（２８）に床片される
とともに、フリンプ７０ンプ（２８）から両プロセッサ
（２ａ）、（２ｂ）にレディー信号か出力され、両プロ
セッサ（２ａ）、（２１つに、両プロセッサ（２ａ）、
（２１Ｊ）の分局１に号が１１０１１から′Ｉ″に変化
する同一タイミングでレディー指令信号が送出される。

すなわち５ｏｓ５Ａ型プロセツサは、分周信号がＩｔ　
ｌ　ＩＩの、！：キに割り込み指令信号およびホールド
指令信号を織り込み、分局信号が１１０　ＩＩから′■
”ゝに立ら上がるときにレディー指令信号を欣り込むン
ヒめ、ナンードデー）　（２４＋およびアンドゲート価
）それぞれにより、両プロセッ、す（２ａ）、（２ｂ）
の分周信号の形成タイミングが一致し、両プロセッサ（
２ａ）、（２ｂ）の分局信号が同時にＩ″から′０″に
変化するときに７リツプ７０ンプｔ２６１．（（５）を
トリガし、両プロセッサ（２ａ）、（２ｂ）の分周信号
が同時に“０″からＩｔ　１”に変化するときに７リツ
プフロンプ（２８）をトリガし、形成タイミングが一致
した後の分周信号に同期して両プロセッサ（２ａ）、（
２１りに割り込み指令信号、ホールド指令ＩＪ号、レデ
ィー指令信号それぞ′ｒＬを送出し、両コンピュータ（
ｌａ）、（Ｉｂ）　ｖこ１−一タイミングで割り込み、
ホールド、レディーそれぞれの動作指令信号と耽り込ま
ぜる。

したがづて前記実施例によるさ５両コンピュータ（ｌａ
）、（、ｌｂ）それぞｉｔの動作タイミング制＠１用の
分周信号の形成タイミングが、分周１δ号制＠ｊ回路ｔ
９Ｊｅζより一致し、両コンピュータ（ｌａ）、（Ｉｂ
）の内部動゛ｆ「タイミングが同一に制御されるととも
に、両コンピュータ（ｌａ）、（Ｉｌｒ）それぞれのリ
セットがリセット制御回路ｔ１３１により同時に行なわ
ｉ−ｔ、両コンピュータ（ｌａ）、（ｌｂ）の動作開始
時点が一致する。さらＶζ指令信号制御回路（２９）に
より、外部装置１２Ｕ）から出力された割り込み指令信
号、ホールド指令信号、レディー指令信号を、形成タイ
ミングの一致し罠後の分局信号に同期した同一タイミン
グで両コンピュータ（ｒａ）、（ｌｂ）に取り込ませる
ことができ、コン。

ピユータ（ｌａ）、（Ｉｂ）のマシーンサイクルを一致
させることができ、簡単な回路で両コンピュータ（ｌａ
）。

（ｌｂ）を正確に並列同期動作させることができ、たと
えば両コンピュータ（Ｉａ）、（ＩＩりにより並列冗長
系を構成し、迅速かつ正確に故障検出を行なわせて故障
処理を行なわ−せることができる。

捷た、アンドゲートｔ２１１〜（２３ｊを設けたと吉に
より。

両コンピュータ（ｌａ）、（ＩＩりの信号伝送時間のず
れなどにもとつく、両周辺装置ｉｔ　（３ａ）、（３ｂ
）それぞれからの各指令信号の田カタイミングのずれか
補正される。

なお、前記実施例の８０８５　Ａ型マイクロプロセッサ
以外のマイクロプロセッサを有するコンピュータに適用
できるササもに、周辺装置を有しないコンピュータに適
用できるのは勿論である。

また、コンピュータの数が増加したときには、分局・は
号制御回路（９）の数を増加させるとともに、リセット
制御回路（１３Ｉのノアゲート＋１１１を多入力型のノ
アゲートで形成し、さらに、指令信号制御回路１２９＋
のノアゲート（例、アンドゲート（２５ｊを多入力型の
］ｒゲート、アンドゲートそれぞれで形成すればよい。

【図面の簡単な説明】

図面はこの発明の並列同期動作１ｄ１］御装置のＩ実施
例を示し、第１図は装部のブロック結線図、第２図（ａ
）〜（ｒ）は第１図の動作説明用タイミングチャートで
ある。 （ｌａ）、（ｌｂ）・・・マイクロコンピュータ、（４
）・・・クロック発生器、（９）・・・分周信号制御回
路、［３１・・・リセット制御回路、剛・・・外部装置
、シ９）・・・指令信号制御回路。 代理人　弁理士　　藤田龍太部

Claims (1)

【特許請求の範囲】
1. ■　入力されたクロック信号を内蔵した分周回路で分周
   し動作タイミング制御用の分周１踵号を形成する複数の
   マイクロコンピュータと、所定の前記コンピュータの前
   記分周信号の形成タイミングを基準にして前記各コンピ
   ュータそれぞれの前記分周信号の形成タイミングを一致
   させる分局信号制御回路と、前記分周信号の形成タイミ
   ングが一致した後に前記各コンピュータのリセットを同
   時にしゃ断し前記各コンピュータの動作開始時点を一致
   させるリセット制御回路と、外部装置ｅｌの榎々の動作
   指令信号を形成タイミングが一致した後の前記分周信号
   に同期して前記各コンピュータに収り込ませる指令信号
   制御回路とを備えンヒことを特徴とする並列同期動作制
   御装置。