JPS5939125A - 可変周期１相クロツク発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の−する技術分野〕 本発明は、可変周期１相クロ・ツク発生回路、特に、論
理装置を制御するＩＣめの制御クロックを発生するため
の可変周期１相クロック発生回路（（関する。

〔共通的な技術〕

一般に、論理装置の動作はマスタクロック乞・何分周か
して得られる制御りｏ、ｌりに同期して行なわれるのが
普通である。

このような論理摸随の内部では制ＨＪｆｉクロ・ツクの
立ち上がり、立ち下がりエッヂで７リツプフロツプ、レ
ジスタ等のセットリセットを行なったシ。

クロックの論理′０“、論理′１“　で、被制御信号に
ゲートをかける等により、全体の制御ヲ行なう。

したがって、該制御クロツクは、マスタクロックの何倍
かの周期を持ち該周期内では、論ｔ１−′０“の状態が
決まっｔマスタクロック周期だけ現われるが、論理＊　
１　＃、１１０＃　の時間も該周期だけでなく、該制御
クロックの重要な要素である。

さらに、論理装置の制御のためには、他の制御信号線に
より、該制御クロック４１＝４＝が、マスタクロック入
力時刻でも論理１０＃あるいは論理′１＃の値を保持す
るように制御され、しかも、制御信号の入力のタイミン
グにかかわらず、該周期内の決まった状態で保持される
ことが要求される。それは１周期の１作を始めた論理装
置はｆｌｉｔから動作を止める要求が起ってもその周期
の動作は終了させてしまいたいからである。

〔従来技術〕

従来の可変周期１相クロック発生回路は、制御クロック
の発生には、第１図に示すような遅延型フリヴブフログ
プ１會中心に構成される回路が用いられて゛きた。

この可変周期１相クロック発生回路の出力である制御ク
ロックを論理１ＯＮあるいは１１′で保持させる動作は
、第１図に示したような遅ｇ型フリダブフロップ１の入
力にオア回路２によりゲート會かける方法や、あるいは
マスタクロ９り入力端子５に供給されるマスタクロ・ツ
クａにゲートにロッゾ１の入力にオア回路２を付加する
だけでは。

保持要求信号が論理　０　　レベルとなった次のマスタ
クロックａの入力時刻で必ず論理１ＯＮとなり、制御ク
ロ、ツクｂの）ん期の決まった状態を保持するといつ動
作はしない。（第１図の場合は論理１１１、ｓ　ｏ＃　
がマスタクロ、ツクａの１周期しかないために必ず論理
′１“のあとに論理′０＃で保持する６　）前述のよう
な動作をさせるためにはさらに複雑な回路が必要となる
。

すなわち、従来の可変周期１相クロック発生回路は回路
構成が複雑となるという欠点があった。

〔発明の目的〕

本発明の目的は回路構成を簡単にできる用変局期ｌ相ク
ロ・ツク発生回路全提供することにある。

すなわち１本発明の目的は従来のように入力信号線にゲ
ートｔかける手段等を用いずに少ない回路素子数で、前
述したよりな論理装置の制ｆ１（＋に要求される機能を
有する制御クロックを発生ずることができる可変周期１
相クロック発生回路１提供することにある。

〔発明の構成〕

本発明の可変周期１相クロック発生回路は、マスタクロ
ックが供給されるマスタクロ・ツク入力端子と制ｇ４信
号が供給される第１の入力端子と帰還信号が供給される
第２の入力端子とＭｉＪ記マスタクロヅクが供給されて
いないときには以Ａｉｌの状態を保持し前記マスタクロ
ックが供給されたときには前記制御信号が論理′１′で
前記帰還信号が論理″Ｏ′のときに論理１１′の晴飴制
御りロヅクを曲記制６１１信号が論理１０＃で前記帰還
信号が論理′１＃のときに論理１０′の前記制御クロッ
クを前記制御信号および前記帰還信号がともに論理１１
′のときにそれまでに出力していた制御クロックが反転
した前記制御クロヴク七前記制御偏号および１ｉｌｌ記
９ｔｉ！信号がともに論理′０“のときそれまでに出力
してい７”！：、　Ｉｔｌ　［！クロ・ツクをそのまま
保持した前記制御クロックを出力するための出力端子と
を有する７リヅプフロツプと、前記マスタクロックを前
記マスタクロック人力線子に供給するためのマスタクロ
ック人力線と、　ｎＩＪ記制御伯号葡ｒｉｌｌ記第１の
入力端子に供給する九めの制御信号線と、前記出力端子
から供給される前記制御クロックに応じ１′ｔ、前記帰
還１ｈ号ｔ４１］記第２の入力端子に供給するための帰
還手段と前記出力端子から出力される前記制御クロック
を外部に出力するための出力信号線と金含んで構成され
る。

さらに１本発明の可変周期１相クロダク発生回路は前記
帰還手段が前記出力端子から供給される前記制御クロッ
クをそのまま前記帰還旧号として前記第２の入力端子に
供給すなための帰還信号線で構成される。

また１本発明の可変周期１相クロ、ｙり発生回路は前記
帰還手段が、前記出力端子から供給される前記制御クロ
ックを伝送するための第１の帰還信号線と、前記制御ク
ロックを前記マスタクロックに同期して遅延して前記帰
＠信号として出力するための遅延手段と、前記遅延手段
から出力された前すなわち１本発明の可変周期１相クロ
ック発生回路は、第１の入力端子と第２の入力端子と出
力端子とマスタクロ・ツク入力端子とを持ちマスタクロ
ック入力時にのみその出力端子の値が変り第１の入力端
子が論理′１＃でかつ第２の入力端子が論理′０“のと
きにはその出力が論理１１“となり、第１の入力端子が
論理１０＃でかつｗｃ２の入力端子が論理１１Ｎのとき
には出力が論理′０　′となり、第１の入力端子および
第２の入力端子が同時に論理１１＃のときには出力がマ
スタクロック入力以前の出力の反転した値となり、同時
に論理′０＃のときには出力がマスタクロック入力以前
の出力値？保持する機能金有するフリップフロｉプと、
該クリ、ツブフロップの正極性の出力端子と第２の入力
端子全接続する帰還信号線と、該フリツプフロツプの第
１の入力端子に接続される制御信号線と、該フリツプフ
ロップの出力端子に接続されている１相りロダク出力信
号線とｔ含んで構成される。

さらに本発明の可変周期１相クロック発生回路は前記帰
還信号線の途中に、該フリップフロ、ツブの正極性の出
力端子の出力音マスタクロック単位で遅延させて得られ
た帰還信号を発生する遅延手段を含んで構成される。

すなわち１本特明は第１及び第２の入力端子と出力端子
及びマスタクロック入力端子紮持ちマスタクロック入力
時にのみその出力端子の値が変り第１の入力端子が論理
゛１″でかつ第２の入力端子が論理゛０゛′の時にはそ
の出力が論理゛１゛となり、第１の入力端子が論理゛０
″でかつ第２の入力端子が論理゛１″の時には出力が論
理゛′０°゛となシ第１．第２の端子が同時に論理゛１
”の時には出力がマスタクロック入力以前の出力の反転
しｔ値となり同時に論理゛０“′の時には出力がマスタ
クロック入力以前の出力値を保持する機能を有する７リ
ツプフロツプと。

該フリツプフロツプの正極性の出力端子と第２の入力端
子音接続する信号線と。

該７リヅプフロヴグの第１の入力端子に接続される制御
毎号線と。

該フリップ７０ツブの出力端子に接続されている１相り
ロック出力信号線とから構成され。

特別にゲート回路環全付加することなく該制φ９信号が
論理゛Ｏ″の時にはクロヴク伯号線の論理゛１゛′の時
間幅を何ら変えずに論理゛０°′の状態を該マスタクロ
ックの周期車位で保持することによシ該グｉヅク信号−
の周期全マスタクロックの周期単位で可変としながらも
論理゛１′′の時間幅は変化しないように構成される。

さらに本発明の可変周期ｌ相クロック発生回路は、前記
フリップフロ９プと。

該フリップフロップの正極性の出力端子の出力をマスタ
クロック単位で遅延させた信号全該フリップフロヴブの
第２の入力端子に接続す′る帰還信号線と。

該７す、ツブフロ、ツブの第１の入力端子に接続される
制御０１１情号線と。

該フリップフロップの出力端子に接続されている１相り
ロック出力悄号線とから構成され。

マスタクロックの３以上の整数倍の周期會持つクロック
奮発生させ 該制御信号が論理゛０°の時にはクロック信号線の論理
゛１°の時間幅金側ら変えることなく論理゛０”の時間
のみその時間幅を該マスタクロックの周期単位で延ばす
事により、該クロック信号〆の周期勿マスタクロ・ツク
の周期単位で可変とするように構成て説明する。

第２図は本発明の一実施例である可変周期１相クロック
発生回路のブロック図である。

第２図において、６は本発明の請求の範囲に示すノリツ
ブ７０・ツブ全、Ｔ　−にフリップ７０ツブで実施した
ものである。７は、１−にフリップフロップの出力端子
Ｑと入力端子１（？接続する帰喧信号線であり、８はノ
リツブ７０・ツブ６の入力端子Ｊに接続される制御１１
信号線である。

第３図に第２図に示す実施列における各部の出力値の変
化？示す。

なお、この場合は論理１１′全ハイレベルに、論理１０
＃奮ローレベルに対応させた正論理である。

第３図で制御１ｄ号線８に供給される制御１倍号Ｃが論
理′１′の間はフリップフロップ６の状態がマスタクロ
・ツクａの入力以前で論理１０＃であれば。

入力端子・■が論理１１＃、入力端子ｋが論理１０“と
なり、マスタクロックａの入力時にフリップフロップ６
の出力である制御クロ・Ｖりｂは論理′ｌ＃になる。ま
たフリップ７０ツブ６がマスタクロックの入力以前に論
理１１＃　であれば入力端子・■が論理′１＃、入力端
子ｋが論理１１＃　となシ、マスタクロヅクａの入力時
に制御クロックｂは論理１１＃から反転して論理′Ｏｌ
となる。

制御信号Ｃが論理１０′となったとき、制御クロックｂ
の状態が論理１１′であれば、入力端子・■が論理′０
τ入力端子ｋが論理１ビ　となり、マスタクロックａの
人力時に制御クロックｂは論理加重となる。制御クロッ
クｂの状態が論理′０“となれば入力端子、Ｔ　、　ｋ
がともに論理１０′となり以後フリップフロップ６から
出力される制御クロックｂは論理１０＃の状態を保持す
る。制御１倍号Ｃが論理′０＃となったときに制御クロ
ックｂの状態が論理１０＃であっても全く同等に論理１
０＃の状態を保持する。

したがって、制御＋Ｉ４１信号Ｃが論理′０＃となる時
刻にかかわらず、制御クロックｂは論理％　ｏ　″の状
態を保持する。

この後、制御信号Ｃが論理１１“になれば入力端子、■
が論理″１７入力端子ｋが論理１０“となり６次のマス
タクロックａの人力時刻に７リヅプフロツプ６から出力
される制御クロックｂは論理′１＃とな力再びクロック
信号を発生する。

次に１本発明の池の実施例である第４゛図について説明
する。

第４図は帰還手段の中に遅延手段ケ含む実施例金示す。

１１はフリッフロ９プとしてＪ　−ｋフリ・ツブフロッ
プで実現したもの、１２は、Ｔ　−ｋフリ、フフロップ
１１の出力をマスタクロ・ツク単位で遅延させる信号を
発生する回路を同じ（、Ｔ−にフリップ７０ツブで実現
したもの、１６．１７は、Ｔ　−ｋフリップ７０ツブ１
２の出力２．Ｔ−にフリツブフロップ１１０入力端子ｋ
に接続する第１および第２の侍還信号線、１３は、１−
にフリップフロップ１１０入力端子Ｊに接続している制
御信号線である。

第４図に示す実施列の出力値の変化を第５図に示して説
明する。

制御ａ信号ｌｆＭ１３に供給される制御信号Ｃが論理′
１Ｎの間は以下のようになる。

、Ｔ　−ｋフリツブフロ・ツブ１１，１２はともに初期
値は論理１０＃にする。、Ｔ−にフリップ７０ツブ１１
は最初のマスタクロ・ツクａで論理′１“となり。

、Ｔ　−ｋフリップフロップ１２はその次のマスタクロ
ックａで論理′ｌ“となる。し友がって、、Ｔ−にフリ
ップフロ・ツブ１１は入力端子、Ｔ　、　ｋがともに論
理１１“となり、第３番目のマスタクロ、ツクａで反転
し、論理′０“となる。第３番目のマスタクロックａの
入力後も、、Ｔ−にフリップフロップ１２は論理′ｌ“
であるので、第４番目のマスタクロックａで、Ｔ　−ｋ
フリ・ツプフロヴプ１１は反転し再び論理１１“となジ
Ｊ　−ｋフリップフロップ１２は論理１０＃とカる。

以後は、この周期音くり返しマスタクロ・ツクａの３倍
の周期の制御クロヅクｂ？発生する。

制ｒａ’ａ伯号Ｃが論理″０“となる場会はその時刻に
より次のようになる。

１）、Ｔ−にノリツブ７０ツブ１１の出力である制御ク
ロヅクｂが論理′０“のとき、Ｔ　−ｋフリップフロッ
プ１２の出力である帰還信号ｅは論理１１“であり入力
端子・Ｉが論理１０“、入力端子ｋが論理１１′となっ
て１次のマスタクロ、ツクａの入力時刻で７リツプフロ
ツプは論理１０＃が再び設定される。次のマスタクロッ
クａで、Ｔ　−ｋフリップフロップ１２の出力も論理′
０“となり以後、Ｔ　−ｋフリップフロップ１１はこの
状態奮保持する。

１１）・Ｔ−にフリ・ソゲフロ９プ１１の出力である制
御クロックｂが論理′１＃で、Ｔ　−ｋフリップフロッ
プ１２の出力である帰還信号ｅが論理１（げのとき入力
端子Ｊ、ｋがともに論理１ｋＯ＃のため。

次のマスタクロックａの入力時刻では、１−にフリップ
フロップ１１は論理１１“全保持しｈ　ＩＴ　’にフリ
ップフロ・ツブ１２は論理１１“となる。第２番目のマ
スタクロ、ツクａによって、Ｔ　−ｋフリップフロップ
１１に論理１０“が設定され、以後はｌ）と同じになる
。

１１１）、Ｔ−にフリップフロップ１１の出力である制
御クロックｂが論理１１＃で、、Ｔ−にフリップフロッ
プ１２の出力である帰還信号ｅが論理′１＃のとき入力
端子、■が論理１ＯＮ、入力端子ｋが論理′１Ｎで１１
）の第２番目のマスタクロックａの入力時点と同じにな
シ、さらに１）と同じ変化音する。

したがって、第４図に示す実施例ではマスタクロックａ
の３倍の周期で制御信号の変化する時刻にかかわらず、
論理′１Ｎの時間幅を変えずに論理１０′の状態を保持
することにより周期音可変とすることができる制御クロ
ヴクｂ’２発生している。

しかも、特別なゲート回路等を用いずに、Ｔ　−ｋフリ
ップフロップ２個のみで構成しているのが特リップフロ
ップの人力、出力音効果的に接続することにより、従来
のようなゲート回路等を用いずに可変周期のクロックを
発生できるといつ効果がある。

【図面の簡単な説明】

第１図は従来の一例を示すブロック図、第２図は本発明
の一実ｔＩｆＡ例を示すブロック図、第３図は第２図に
示す実施列の各部の１白号波形を示す波形図、第４図は
本発明の池の実施列を示すプロ９り図、第５図は第４図
に示す実ｔ！ａ例の各部の信号波形會示す波形図である
。 １・・・・・・遅延型フリップフロップ、２・・・・・
・オア回路、３・・・・・・制御信号線、４・・・・・
・出力信号線、５・・・・・・マスタクロック入力線。 ６・・・・・・、Ｔ−にフリップフロップ、７・・・・
・・帰還例号線、８・・・・・・制御信号線、１０・・
・・・・出力信号線。 １１．１２・・・・・・、Ｔ　−ｋクリップフロップ、
１３・・・・・・制御信号線、１４・・・・・・出力信
号線、１６．１７・・・・・・帰還信号線。 Ｄ　、　、Ｔ　、　ｋ・・・・・・入力端子、ｃｋ・・
・・・・マスタクロック入力端子、Ｑ、Ｑ・・・・・・
出力端子。 ａ・・・・・・マスタクロック、ｂ・・・・・・制御ク
ロック。 Ｃ・・・・・・制御イば号、ｄ、ｅ・・・・・・帰還信
号、ｆ・・・・・・制御入力。 ｄｔ　図 峯２Ｖ を３ワ 芽含剥

Claims (1)

1. 【特許請求の範囲】 （１）マスタクロックが供給されるマスタクロック入力
   線子と制御信号が供給される第１の入力端子と帰還信号
   が供給される第２の入力端子と前記マスタクロックが供
   給されていないときには以前の状態を保持し前記マスタ
   クロックが供給されたときには前記制御信号が論理１１
   ′で前記帰還信号が論理′ＯＩのときに論理１１＃の鰭
   制御りロヴクを前記制御信号が論理′０“で前−己帰還
   信号が論理１１Ｎのときに論理′０＃の前記制御クロッ
   クｔｆＩＪ記制御信号および前記帰還信号がともに論理
   ′１′のときにそれまでに出力していた制御クロックが
   反転した前記制御クロックを前記制御信号および前記帰
   還信号がともに論理′Ｏ“のときそれまでに出力してい
   た制御クロックをそのまま保持した前記制御クロック金
   出力するための出力端子と全治するフリップフロップと
   、ｍ記マスタクロック？ＩＩＪ記マスタクロヅク入力端
   子に供給するためのマスタクロック入力線と、前記制御
   信号を前記第１の入力端子に供給するための制御信号線
   と。 前記出力端子から供給される前記制御クロックに応じた
   前記帰還信号ｖｉ−前記第２の入力端子に供給するため
   の帰還手段と前記出力端子から出力される前記制御クロ
   ・ツクを外部に出力するための出刃傷号線とを含むこと
   を特徴とするｕ丁変局期１相り０ツク発生回路。 （２、特許請求の範囲第（１）項記載の帰還手段が前記
   出力端子から供給される前記制御クロックをその′ｔま
   前記帰還信号として前記第２の入力端子に供給するため
   の帰還信号線で構成されることを特徴とする特許請求の
   範囲第（１）項記載の町変局期１相クロ９り発生回路。 （３）特許請求の範囲第（１）項記載の帰還手段が、前
   記出力端子から供給される前記制御クロックを伝送する
   ための第１の帰還信号線と、前記制御クロックをｍ１記
   マスタクロツクに同期して遅延して前記帰還信号として
   出力するための遅延手段と、前記遅延手段から出力され
   たｍ１記帰還信号請求の範囲第（１）項記載の可変周期
   １相クロック発生回路。