JPS5945157B2 - 画像メモリ−書込速度変換回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、グラフィックディスプレイ装置において、
ＤＤＡ（ＤｉｇｉｔａｌＤｉｆｆｅｒｅｎｃｉａｌＡｎ
ａｌｉｇｅｒ）よつて演算された画像データをディジタ
ルＩＣで構成された画像メモリーに書込む際に、ＤＤＡ
回路の演算速度とＩＣで構成された上記画像メモリーの
書込速度の相違を一致させるために使用される画像メモ
リー書込速度変換回路に関する。

従来、グラフィックディスプレイ装置の大半は、その画
像を記憶する手段として、蓄積管やモニターＣＲＴ管上
の螢光体等の、所謂アナログメモリーが使用されていた
。

ところが、最近のＩＣ技術の発達により、大記憶容量で
かつ低価格のディジタルＩＣメモリーが実現され、これ
を画像メモリーに使用することが現実的に可能になつて
来た。この画像メモリーに使用できるディジタルＩＣメ
モリーは、記憶容量の大きいＭＯＳ型ＬＳＩであるが、
その中でも、リフレッシュ型のものは記憶容量の大きな
ものが得やすいため、非常に大きな記憶容量を必要とす
る画像メモリーに特に適している。しかしながら、画像
メモリーに使用できるような上記ＩＣメモリーは、サイ
クルタイムが長く、例えば、リフレッシュ型では、リフ
レッシュに要する時間を入れると、通常８００ｎｓ以上
の書込時間を必要とする。

この８００ｎｓという書込速度は、上記ＤＤＡ回路の画
像作成速度が２００ｎｓ以下が好ましいことを考慮すれ
ば、余りにも遅過ぎる。このため、上記ＤＤＡ回路によ
つて演算された画像データをディジタルＩＣで構成され
た画像メモリーに書込むには、どうしても両者間の速度
の相違が克服されねばならない。この発明は、以上のよ
うな背景に鑑みてなされたもので、その目的とするとこ
ろは、上記ＤＤＡ回路によつて演算された画像データを
、その演算速度を低下させることなく、ディジタルＩＣ
で構成された書込速度の遅い画像メモリーに無理なく書
込こむのに適した画像メモリー書込速度変換回路を提供
することにある。

すなわち、この発明による画像メモリー書込速度変換回
路は、画像メモリーがディジタルＩＣで構成されるディ
スプレイ装置において、上記画像メモリーにＤＤＡ回路
によつて演算された画像データを書込むために、バツフ
アメモリ一を設けるとともに、上記ＤＤＡ回路によつて
決定されるＸ軸およびＹ軸の各アドレスデータをそれぞ
れ上位桁と下位桁のデータに分け、上位桁データでもつ
て上記画像メモリーのアドレスを決定し、また下位桁デ
ータでもつて上記バツフアメモリ一のアドレスを決定す
るようにして、上記Ｘ軸若しくはＹ軸のアドレスデータ
が一定範囲を超えて変化したときに、上記バツフアメモ
リ一に蓄積された画像データを上記画像メモリーに並列
転送するようにしたもので、以下その詳細な実施例を図
面に基いて説明する。

先ず、第１図に示ののは、この発明による書込速度変換
回路が実施されているデイスプレイ装置の概略で、これ
は、デイスプレイプロセツサ一１、ＤＤＡ回路２、Ｘ軸
アドレスカウンタ３ａ，．Ｙ軸アドレスカウンタ３ｂ，
書込速度変換回路４、デイジタルＩＣで構成された画像
メモリー５、およびビデオ回路（図示省略）等によつて
構成されている。

ここで、デイスプレイプロセツサ一１は、ホストコンピ
ユータ一（図示省略）により与えられるデイスプレイフ
アイルを展開して、スケール、回転等を含む直線や曲線
の生成に必要なデータを求めるところである。ＤＤＡ回
路２は、上記プロセツサ一１によつて求められたデータ
に基いて画像データを演算するよらになつている。そし
て、Ｘ軸アドレスカウンタ３ａおよびＹ軸アドレスカウ
ンタ３ｂは、上記ＤＤＡ回路２によつて演算された画像
データに基いて、それぞれカウントアツプあるいはカウ
ントダウンを行なうことにより、Ｘ軸およびＹ軸のアド
レスデータを作成し、並列に出力するようになつている
。書込速度変換回路４は、上記アドレスデータに基いて
上記画像データを高速で読取つて記憶・蓄積するととも
に、上記アドレスデータが一定範囲を超えて変化する度
に、その間に記憶・蓄積した画像データを上記画像メモ
リー５の該当アドレスへ並列転送するようになつている
。第２図に示すのは、上記書込速度変換回路４およびそ
の周辺部分で、変換回路４は、バツフアメモリ一６、Ｘ
軸アドレス選択部７、Ｙ軸アドレス選択部８、およびオ
ーバフロー検出回路９によつて構成されている。バツフ
アメモリ一６は、パイポーラ型の高速デイジタルＩＣが
使用され、またＭＸｍのメモリーアレイを形成している
。Ｘ軸アドレス選択部７は、上記Ｘ軸アドレスカウンタ
３ａから並列に出力されて来るアドレスデータのうち、
その下位桁のｎビツトで構成されるデータに基いて上記
パツフアメモリ一６のＸ軸でのアドレスを決定し、また
Ｙ軸アドレス選択部８は、上記Ｙ軸アドレスカウンタ３
ｂから並列に出力されて来るアドレスデータのうち、そ
の下位桁のｎビツトで構成されるデータに基いて上記バ
ツフアメモリ一６のＹ軸でのアドレスを決定するように
、それぞれ構成されている。そして、オーバーフロー検
出回路９は、上記ｘ軸およびＹ軸アドレスカウンタ３ａ
，３ｂの各下位桁データに基いて、Ｘ軸若しくはＹ軸の
アドレスデータの変化が一定範囲すなわち上記バツフア
メモリ一６のアドレス範囲を超えたか否かを検出するよ
うになつている。これが検出されたとき、すなわち上記
アドレスがバツフアメモリ一６の容量を超えると、上記
バツフアメモリ一６に記憶・蓄積された画像データは一
挙に読出されて上記画像メモリー５に書込まれる。この
ときの上記画像メモリー５の書込個所は、上記ｘ軸およ
びＹ軸アドレスデータの各上位桁のデータに基いて決定
される。第３図に示すのは、上記書込速度変換回路４の
一部分をさらに具体化したもので、シフトレジスタアレ
イ１０、ｎビツトデコーダ１１、シフトカウンタ１２、
ラツチ回路１３、およびＡＮＤゲート１４、０Ｒゲート
１５，１６等が使用されている。シフトレジスタアレイ
１０は、ｍ個の双方向性シフトレジスタ１０ａ〜１０ｄ
を配列したもので、上記バツフアメモリ一として使用さ
れている。各シフトレジスタ１０ａ〜１０ｂは、その応
答速度を高めるために、バイポーラ型の高速デイジタル
ＩＣが使用されている。ｎビツトデコーダ１１は、上記
Ｙ軸アドレスカウンタから並列出力されるＹ軸アドレス
データのうち、その下位桁のｎビツトで構成されるデー
タを入力とし、この入力データを択一的な選択信号に複
号化して出力するようになつている。この復号化された
信号は、Ｚｎ＝ｍ本の被選択端子Ｙ１〜Ｙ４によつて出
力されるが、各被選択端子Ｙ１〜Ｙ４は、それぞれ上記
シフトレジスタ１０ａ〜１０ｂの各シリアル入力ＳＲに
接続されていて、これにより上記Ｙ軸アドレスデータの
下位桁データに対応するシフトレジスタが択一的に選択
されて、そこに選択信号が入るよ゛うになつている。シ
フトカウンタ１２は、高速クロツクパルスＣＰ１をカウ
ントし、また上記Ｘ軸アドレスカウンタから並列出力さ
れるＸ軸アドレスデータのうち，その下位桁のｎビツト
で構成されるデータによつてプリセツトされるようにな
つている。そして、上記高速クロツクパルスＣＰ１のカ
ウント値がそのプリセツト値に達すると．セツト出力Ｓ
Ｐをラツチ回．路１３のクロツク入カへ送るようになつ
ている。ラツチ回路１３は、上記セツト出力によつてラ
ツチされるが、そのラツチされるまでの間、ＡＮＤゲー
ト１４およびＯＲゲート１５を介して、上記シフトカウ
ンタ１２のカウント入力に入つている高速クロツクパル
スＣＰ１を上記シフトレジスタ１０ａ〜１０ｂの各クロ
ツク入カヘ送り続けるようになつている。ここで、上記
ＤＤＡ回路からは、上記Ｘ軸およびＹ軸のアドレスデー
タのほかに２画像データの演算開始時期を示すＤＤＡス
タート信号ＤＳ．上記Ｘ軸アドレスカウンタのカウント
モードすなわちカウントアツプかカウントダウンかを定
めるためのモード制御信号Ｃ／Ｂ．およびＤＤＡ演算速
度と同期しているクロツクパルスＣＰ１が送られ来るよ
うになつている。スタート信号ＤＳは、上記シフトカウ
ンタ１２および上記ラツチ回路１３の各リセツ卜入カへ
それぞれ送られるとともに、０Ｒゲート１６を介して上
記シフトレジスタ１０ａ〜１０ｂの各クリアー入力ＣＬ
Ｒへも送られるようになつている。モード制御信号Ｃ／
Ｂは、上記シフトレジスタ１０ａ〜１０ｂの各モード制
御入力Ｍへ送られるようになつている。また，クロツク
パルスＣＰＸは，上記０Ｒゲート１５を介して，上記シ
フトレジスタ１０ａ〜１０ｄの各クロツク入力ＣＰへ送
られるようになつている。上記のような構成にすること
により、先ず上記ＤＤＡ回路から演算の開始を示すスタ
ート信号ＤＳが送られて来ると、上記シフトレジスタ１
０ａ〜１０ｃ．上記シフトカウンタ１２，および上記ラ
ツチ回路１３は全てリセツトされる。

これとともに，Ｘ軸およびＹ軸アドレスデータが送られ
て来ると、上記デコーダ１１によつて．Ｙ軸アドレスデ
ータの下位桁データに対応するシフトレジスタが択一的
に選択されて、その選択したシフトレジスタの入カビツ
トを立てる。すなわち，信号を書込む。一方６Ｘ軸アド
レスデータの下位桁データは，上記シフトカウンタ１２
にプリセツトされ，ソフトカウンタ１２は，そのカウン
ト値がプリセツトされたデータ値に達して上記ラツチ回
路１３がラツチされるまで上記高速クロツプパルスＣＰ
１をカウントし続けるようになる。このラツチがされる
までの間，上記シフトカウンタ１２がカウントした高速
クロツクパルスは．ＡＮＤゲート１４およびＯＲゲート
１５を介して上記シフトレジスタ１０ａ〜１０ｂの各ク
ロツク入カへも送られ６これによりシフトレジスタ１０
ａ〜１０ｂは上記Ｘ軸アドレスデータの下位桁データに
従つて左右にシフトされる。この結果６ＤＤＡ回路から
送られて来るＸ軸アドレスデータが変化すれば，その変
化に同期して上記シフトレジスタアレイ１０は左右にシ
フトし，そのときの上記デコーダ１１によつて択一的に
選択されたシフトレジスタのシリアル入力ＳＲにビツト
が立てられるようになる。このようにして立てられたビ
ツトは、点の連続によつて構成される２次元図形の各点
に相当するもので，ＤＤＡ回路によつて演算されたＸ軸
およびＹ軸アドレスデータに基いて，上記シフトレジス
タアレイ１０に書込まれ、平面的に配列されて蓄積され
る。このとき、上記シフトレジスタアレイ１０に書込ま
れるビツトの配列状態，例えばビツトによつて表わされ
る点の連続方向などは，シフトレジスタアレイ１０のシ
フト方向をＤＤＡ回路から送られて来る上記モード制御
信号Ｃ／Ｂによつて制御することにより６自由に定める
ことができる。このようにして，上記シフトレジスタア
レイ１０には．ＤＤＡ回路の演算速度に同期しながら、
画像データＯ一部が書込まれていくが、上記Ｘ軸および
Ｙ軸アドレスデータが上記シフトレジスタアレイ１０に
定めてあるアドレス領域から外み出して来ると，上記オ
ーバーフロー検出回路から検出信号０Ｄが発せられて、
そのときまでに上記シフトレジスタアレイ１０に蓄積さ
れた画像データの一部が．各シフトレジスタ１０ａ〜１
０ｄの並列出力端子ＱＡ−ＱＤを通して６デイジタルＩ
Ｃで構成された上記画像メモリーへ並列転送されるとと
もに、シフトレジスタアレイ１０はリセツトされ，この
後にＤＤＡ回路によつて引き続き演算されてくる画像デ
ータの読取り６蓄積を再度繰り返えさせられる。第４図
は，上記シフトレジスタアレイと画像メモリ一の関係を
示したもので、書込速度の遅い画像メモリーの記憶容量
をＭＸＭビツト／点とすれば，上記シフトレジスタアレ
イ１０は，その記憶容量を平面（２次元）的に分割して
６その分割された一つの区画に相当するＭＸｍの記憶容
量を有している。

上記ＤＤＡ回路によつて逐次演算されて来る画像データ
は，先ず，ＭＸｍの記憶容量を有する上記シフトレジス
タアレイに直列的に書込まれ，上記画像データがそのシ
フトレジスタアレイのアドレス領域を外み出ると、その
ときにまで書込まれ，蓄積された画像データが６その書
込配列状態を保つたまま上記画像メモリーの該当アドレ
スに並列に書込まれる。この書込を繰り返えすことによ
り６上記画像メモリーは、その分割された区画毎に画像
データが書込まれて行く。ここで、仮に，上記画像メモ
リーの記憶容量を１０００Ｘ１０００ビツト／点とし，
これに対し、上記シフトレジスタアレイの記憶容量を１
６×１６ビツト／点とすれば，上記画像メモリーの書込
サイクルは，平均すると．ＤＤＡ回路の演算サイクルの
１６倍位に長くなり、これによりＤＤＡ回路の両像作成
速度と画像メモリーの書込速度の相違は十分に克服する
ことができる。以上のように、この発明に係わる書込速
度変換回路は，画像メモリーがデイジタルＩＣで構成さ
れるデイスプレイ装置において、上記画像メモリーにＤ
ＤＡ回路によつて演算された画像データを書込むために
６パツフアメモリ一を設けるとともに６上記ＤＤＡ回路
によつて決定されるＸ軸およびＹ軸の各アドレスデータ
をそれぞれ上位桁と下位桁のデータに分け、上位桁デー
タでもつて上記画像メモリーのアドレスを決定し，また
下位桁データでもつて上記バツフアメモリ一のアドレス
を決定するようにして，上記Ｘ軸若しくはＹ軸のアドレ
スデータが一定範囲を超えて変化したときに６上記バツ
フアメモリ一に蓄積された画像データを上記画像メモリ
ーに並列転送するようにしたことにより、ＤＤＡ回路に
よつて演算された画像データを６その演算速度を低下さ
せることなく，デイジタルＩＣで構成され書込速度の遅
い画像メモリーに無理なく書込むことができ，これによ
り６ビデオによるデイスプレイ速度に追従した画像デー
タの書込みを行なうこともできる。

【図面の簡単な説明】

第１図はこの発明が実施されているデイスプレイ装置の
概略を示すプロツク図６第２図はその一部を示すプロツ
ク図．第３図はこの発明に係わる画像メモリー書込速度
変換回路の一部を見体化した回路図６第４図は画像メモ
リーとバツフアメモリ一の関係を示す図である。 １：デイスプレイプロセツサ一，２：ＤＤＡ回路，３ａ
：ｘ軸アドレスカウンタ，３ｂ：Ｙ軸アドレスカウンタ
，４：書込速度変換回路，５：画像メモリー、６：バツ
フアメモリ一，７：Ｘ軸アドレス選択部，８：Ｙ軸アド
レス選択部，９：オーバフロ一検出回路、１０：シフト
レジスタアレイ。

Claims (1)

【特許請求の範囲】
1. １ 画像メモリーがディジタルＩＣで構成されるデイプ
   レイ装置において、上記画像メモリーにＤＤＡ回路によ
   つて演算された画像データを書込むために、バッファメ
   モリーを設けるとともに、上記ＤＤＡ回路によつて決定
   されるＸ軸およびＹ軸の各アドレスデータをそれぞれ上
   位桁と下位桁のデータに分け、上位桁データでもつて上
   記画像メモリーのアドレスを決定し、また下位桁データ
   でもつて上記バッファメモリーのアドレスを決定するよ
   うにして、上記Ｘ軸若しくはＹ軸のアドレスデータが一
   定範囲を超えて変化したときに、上記バッファメモリー
   に蓄積された画像データを上記画像メモリーに並列転送
   するようにしたことを特徴とする画像メモリー書込速度
   変換回路。