JPS5946423B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS5946423B2 JPS5946423B2 JP55145613A JP14561380A JPS5946423B2 JP S5946423 B2 JPS5946423 B2 JP S5946423B2 JP 55145613 A JP55145613 A JP 55145613A JP 14561380 A JP14561380 A JP 14561380A JP S5946423 B2 JPS5946423 B2 JP S5946423B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- semiconductor
- conductivity type
- impurity concentration
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
- H10D10/056—Manufacture or treatment of vertical BJTs of vertical BJTs having the main current going through the whole substrate, e.g. power BJTs
- H10D10/058—Manufacture or treatment of vertical BJTs of vertical BJTs having the main current going through the whole substrate, e.g. power BJTs having multi-emitter structures, e.g. interdigitated, multi-cellular or distributed emitters
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
- H10D62/134—Emitter regions of BJTs of lateral BJTs
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は高速大電力用バイポーラトランジスタに関する
ものである。
ものである。
近年、大電力用トランジスタの進歩は著しく、大電力化
と高速化とを目標として各方面で力が注がれてきており
、バイポーラトランジスタの他に各種ＭＯＳ型トランジ
スタや静電誘導型トランジスタ（ＳＩＴ）等の開発が進
んできている。
と高速化とを目標として各方面で力が注がれてきており
、バイポーラトランジスタの他に各種ＭＯＳ型トランジ
スタや静電誘導型トランジスタ（ＳＩＴ）等の開発が進
んできている。
特にバイポーラトランジスタとしてはリングエミッタト
ランジスタを代表とするマルチエミッタ構造のトランジ
スタが高速、大電力用の主流となつている。これら従来
のマルチエミッタ型トランジスタは面積効率を上げる為
ほぼチップ全面にエミッタ及びベース電極が互いに交差
してゆきわたつて、エミッタとして動作しない部分を少
なくするようにしているのが特徴であるが、それだけに
これらは製造工程上、高い加工精度が要求され、製造歩
留が概して良くない。本発明は以上の点に鑑み、マルチ
エミッタ型トランジスタを極めて容易に製造出来る様な
構造及びその製造方法を提供することを目的とする。
ランジスタを代表とするマルチエミッタ構造のトランジ
スタが高速、大電力用の主流となつている。これら従来
のマルチエミッタ型トランジスタは面積効率を上げる為
ほぼチップ全面にエミッタ及びベース電極が互いに交差
してゆきわたつて、エミッタとして動作しない部分を少
なくするようにしているのが特徴であるが、それだけに
これらは製造工程上、高い加工精度が要求され、製造歩
留が概して良くない。本発明は以上の点に鑑み、マルチ
エミッタ型トランジスタを極めて容易に製造出来る様な
構造及びその製造方法を提供することを目的とする。
本発明によれば、一導電型の高不純物濃度の半導体基板
と；該半導体基板上に形成された、該半導体基板と同一
導電型で、低不純物濃度の半導体層であつて、上面に凸
形状に突出した凸形突出部を複数個有する第１の半導体
層と；上記凸形突出部の中腹の段のレベルに形成された
、上記半導体基板とは異なる導電型の第２の半導体層と
；上記凸形突出部の頂部に形成された、上記半導体基板
と同一導電型で高不純物濃度の第３の半導体層と；一つ
の上記凸形突出部の中腹の段から裾に至る部分と、該裾
に続く上記第１の半導体層の平坦部と、該平坦部に続く
隣の上記凸形突出部の裾から中腹の段に至る部分と、を
含む領域の表面に形成された、上記半導体基板とは異な
る導電型で上記第２の半導体層よりも高不純物濃度の第
４の半導体層と；を有し、上記第３の半導体層の下面に
上記第２の半導体層の上面が接しており、かつ該第２の
半導体層には上記第４の半導体層が上記段の部分で接続
されていることを特徴とする半導体装置が得られる。さ
らに本発明によれば、一導電型の高不純物濃度の半導体
基板上に、該半導体基板と同一導電型で低不純物濃度の
第１の半導体層、該半導体基板とは異なる導電型の第２
の半導体層、及び該半導体基板と同一導電型で高不純物
濃度の第３の半導体層を、順次連続的に形成する工程と
；上記第３及び第２の半導体層を選択的に除去して複数
個の凹溝を形成し、該凹溝の表面に上記半導体基板とは
異なる導電型で上記第２の半導体層よりも高不純物濃度
の第４の半導体層を形成する工程と：該第４の半導体層
のうち上記第３の半導体層に形成されている部分を選択
的に除去する工程と；を含むことを特徴とする半導体装
置の製造方法が得られる。
と；該半導体基板上に形成された、該半導体基板と同一
導電型で、低不純物濃度の半導体層であつて、上面に凸
形状に突出した凸形突出部を複数個有する第１の半導体
層と；上記凸形突出部の中腹の段のレベルに形成された
、上記半導体基板とは異なる導電型の第２の半導体層と
；上記凸形突出部の頂部に形成された、上記半導体基板
と同一導電型で高不純物濃度の第３の半導体層と；一つ
の上記凸形突出部の中腹の段から裾に至る部分と、該裾
に続く上記第１の半導体層の平坦部と、該平坦部に続く
隣の上記凸形突出部の裾から中腹の段に至る部分と、を
含む領域の表面に形成された、上記半導体基板とは異な
る導電型で上記第２の半導体層よりも高不純物濃度の第
４の半導体層と；を有し、上記第３の半導体層の下面に
上記第２の半導体層の上面が接しており、かつ該第２の
半導体層には上記第４の半導体層が上記段の部分で接続
されていることを特徴とする半導体装置が得られる。さ
らに本発明によれば、一導電型の高不純物濃度の半導体
基板上に、該半導体基板と同一導電型で低不純物濃度の
第１の半導体層、該半導体基板とは異なる導電型の第２
の半導体層、及び該半導体基板と同一導電型で高不純物
濃度の第３の半導体層を、順次連続的に形成する工程と
；上記第３及び第２の半導体層を選択的に除去して複数
個の凹溝を形成し、該凹溝の表面に上記半導体基板とは
異なる導電型で上記第２の半導体層よりも高不純物濃度
の第４の半導体層を形成する工程と：該第４の半導体層
のうち上記第３の半導体層に形成されている部分を選択
的に除去する工程と；を含むことを特徴とする半導体装
置の製造方法が得られる。
本発明に従えば、高速大電力用マルチエミツタ型バイポ
ーラトランジスタを極めて安定して低コストで歩留り良
く製造することが可能となる。
ーラトランジスタを極めて安定して低コストで歩留り良
く製造することが可能となる。
以下、図面を参照しながら本発明の実施例を詳述する。
第１図はＮ＋コレクタオーミツク層となるＮ＋シリコン
基板１の上に通常の気相成長技術によりＮ−コレクタ層
２、Ｐ＋ベース層３、Ｎ＋エミツタ層４を連続的に成長
した後、Ｓ！０２膜５を熱酸化して形成した様子を示す
。
第１図はＮ＋コレクタオーミツク層となるＮ＋シリコン
基板１の上に通常の気相成長技術によりＮ−コレクタ層
２、Ｐ＋ベース層３、Ｎ＋エミツタ層４を連続的に成長
した後、Ｓ！０２膜５を熱酸化して形成した様子を示す
。
ここでＰ＋ベース層３は不純物拡散によつて形成するこ
とも可能である。同図ｂは通常のフオトエツチング技術
によつてＳｉＯ２膜５に稿状又は網目状又は格子状の窓
あけを施した状態を示す。同図ｃは同図ｂに於るＳｉＯ
２窓部を選択的にエツチング除去して凹溝を形成した状
態を示し、エツチング深さはＰ＋ベース層３を完全に突
き抜ける程度である。同図ｄは同図ｃの状態のままＰ型
の高不純物濃度拡散を施し前記凹溝の表面にＰ＋ベース
連結層６を形成した状態を示す。同図ｅは同図ｄの状態
のサンプルを全面フツ酸に浸漬して酸化膜を除去した後
、新たに熱酸化等によりＳｉＯ２膜７を全面に形成した
後、粘度を適当に調整したフオトレジスト８を回転塗布
し、直ちにベーキングを施し各突出部の角に開孔部０を
設けた状態を示す。具体的には、フオトレジストとして
コダツク社のＫＭＲ７５２を粘度４５センチストークス
に調合し毎分２５００回転の速度で塗布した後１５０℃
で加熱固化させることにより実現する。同図ｆは同図ｅ
に於る開孔部０の部分に対応するＳｌＯ２膜７の部分を
選択的に除去し、更に残つたＳｌＯ２膜７をマスクとし
て、Ｐ＋ベース連結層のうちＮ＋エミツタ層４に形成さ
れている部分を選択除去し、凸形状に突出した凸形突出
部を形成した状態を示す。すなわち、第１図ｆに示すよ
うに、この凸形突出部の中腹の段のレベルにはＰ＋ベー
ス層３が形成され、また上記凸形突出部の頂部にはＮ＋
エミツタ層４が形成されている。
とも可能である。同図ｂは通常のフオトエツチング技術
によつてＳｉＯ２膜５に稿状又は網目状又は格子状の窓
あけを施した状態を示す。同図ｃは同図ｂに於るＳｉＯ
２窓部を選択的にエツチング除去して凹溝を形成した状
態を示し、エツチング深さはＰ＋ベース層３を完全に突
き抜ける程度である。同図ｄは同図ｃの状態のままＰ型
の高不純物濃度拡散を施し前記凹溝の表面にＰ＋ベース
連結層６を形成した状態を示す。同図ｅは同図ｄの状態
のサンプルを全面フツ酸に浸漬して酸化膜を除去した後
、新たに熱酸化等によりＳｉＯ２膜７を全面に形成した
後、粘度を適当に調整したフオトレジスト８を回転塗布
し、直ちにベーキングを施し各突出部の角に開孔部０を
設けた状態を示す。具体的には、フオトレジストとして
コダツク社のＫＭＲ７５２を粘度４５センチストークス
に調合し毎分２５００回転の速度で塗布した後１５０℃
で加熱固化させることにより実現する。同図ｆは同図ｅ
に於る開孔部０の部分に対応するＳｌＯ２膜７の部分を
選択的に除去し、更に残つたＳｌＯ２膜７をマスクとし
て、Ｐ＋ベース連結層のうちＮ＋エミツタ層４に形成さ
れている部分を選択除去し、凸形状に突出した凸形突出
部を形成した状態を示す。すなわち、第１図ｆに示すよ
うに、この凸形突出部の中腹の段のレベルにはＰ＋ベー
ス層３が形成され、また上記凸形突出部の頂部にはＮ＋
エミツタ層４が形成されている。
加えて、Ｐ＋ベース連結層６が、一つの上記凸形突出部
の中腹の段から裾に至る部分と、該裾に続くＮ−コレク
タ層２の平坦部と、該平坦部に続く隣の上記凸形突出部
の裾から中腹の段に至る部分と、を含む領域の表面に、
形成されている。Ｐ＋ベース連結層６はＰ＋ベース層３
よりも高不純物濃度である。Ｎ＋エミツタ層４の下面に
はＰ＋ベース層３の上面が接しており、かつＰ＋ベース
層３にはＰ＋ベース連結層６が上記段の部分で接続され
ている。同図ｇはｆの状態のサンプルの全面に熱酸化等
により新たなるＳｌＯ２膜９を形成し、引続き粘度５０
センチストークスに調合されたポリイミド系樹脂膜１０
を毎分２５００回転の速度で塗布し、３５０℃の温度で
ベークした後、ヒドラジンヒトラード系エツチング液中
にサンプル全体を浸漬し、凸形突出部の頂上面すなわち
エミツタ上部表面のみを選択的に開孔した状態を示す。
の中腹の段から裾に至る部分と、該裾に続くＮ−コレク
タ層２の平坦部と、該平坦部に続く隣の上記凸形突出部
の裾から中腹の段に至る部分と、を含む領域の表面に、
形成されている。Ｐ＋ベース連結層６はＰ＋ベース層３
よりも高不純物濃度である。Ｎ＋エミツタ層４の下面に
はＰ＋ベース層３の上面が接しており、かつＰ＋ベース
層３にはＰ＋ベース連結層６が上記段の部分で接続され
ている。同図ｇはｆの状態のサンプルの全面に熱酸化等
により新たなるＳｌＯ２膜９を形成し、引続き粘度５０
センチストークスに調合されたポリイミド系樹脂膜１０
を毎分２５００回転の速度で塗布し、３５０℃の温度で
ベークした後、ヒドラジンヒトラード系エツチング液中
にサンプル全体を浸漬し、凸形突出部の頂上面すなわち
エミツタ上部表面のみを選択的に開孔した状態を示す。
尚この工程は、凸凹を有する表面に有機物を塗布した場
合に生ずる膜厚分布特性を応用したものである。同図ｈ
は同図ｇに於る開孔部に対応するＳｉＯ２膜９の部分を
選択的にエツチング除去し、エミツタ電極取出し孔Ｅ及
び、ベース電極取出し孔Ｂを通常のフオトエツチング技
術により形成した状態を示す。同図１は各電極用メタル
としてＡｌを真空蒸着により形成し、通常のフオトエツ
チング技術によりエミツタ電極Ａｌｌｌとベース電極Ａ
ｌｌ２とを分離して形成し、更に裏面にコレクタ電極Ａ
ｌｌ３を形成した状態を示す。第３図は同図１の平面概
略図であり、複数のエミツタを束ねたエミツタ電極Ａｊ
ｌｌと、それと分離して各エミツタとＰＮ接合を形成し
ているベース領域を束ねたベース電極Ａｌｌ２とが互い
に入り組んだかつこうになつている。以上の第１図ａか
らｉまでのマルチエミツタ型バイポーラトランジスタの
製造工程により、同図ｉ及び第３図に示した本発明の一
実施例による高速大電力トランジスタ（マルチエミツタ
型）の構造が得られる。
合に生ずる膜厚分布特性を応用したものである。同図ｈ
は同図ｇに於る開孔部に対応するＳｉＯ２膜９の部分を
選択的にエツチング除去し、エミツタ電極取出し孔Ｅ及
び、ベース電極取出し孔Ｂを通常のフオトエツチング技
術により形成した状態を示す。同図１は各電極用メタル
としてＡｌを真空蒸着により形成し、通常のフオトエツ
チング技術によりエミツタ電極Ａｌｌｌとベース電極Ａ
ｌｌ２とを分離して形成し、更に裏面にコレクタ電極Ａ
ｌｌ３を形成した状態を示す。第３図は同図１の平面概
略図であり、複数のエミツタを束ねたエミツタ電極Ａｊ
ｌｌと、それと分離して各エミツタとＰＮ接合を形成し
ているベース領域を束ねたベース電極Ａｌｌ２とが互い
に入り組んだかつこうになつている。以上の第１図ａか
らｉまでのマルチエミツタ型バイポーラトランジスタの
製造工程により、同図ｉ及び第３図に示した本発明の一
実施例による高速大電力トランジスタ（マルチエミツタ
型）の構造が得られる。
以上の本発明の実施例に従がえば、特別高度な微細加工
は要せず、簡単にマルチエミツタ構造のバイポーラトラ
ンジスタを得ることが出来る。
は要せず、簡単にマルチエミツタ構造のバイポーラトラ
ンジスタを得ることが出来る。
その理由は、各工程が（正確には第１図ｃ以後の工程が
）基板の凸凹に依存する有機物の被覆特性を利用してい
る為、一種のセルフアライン方式となつているので、ベ
ース、エミツタ間の短絡が全く生じない為である。従つ
て本発明によれば大面積の高速マルチエミツタ型バイポ
ーラトランジスタを、いとも簡単に高歩留で製造出来る
のである。第２図に本発明の実施例によるマルチエミツ
タ型トランジスタと市販のリングエミツタトランジスタ
（２ＳＣ２８１８）との特性を比較して記載した。第２
図に記載された本実施例のトランジスタの構造は平面図
的に長さ２００μｍ１幅３μｍの単一エミツタが１行（
９０本）、１６列で計１４４０本形成されており、チツ
プ全面積はボンデイングパツドを含めて５ｍｍ×２１１
の大きさでＴＯ３型のケースにマウントされたものであ
る。第２図から明らかな様に本発明の実施例によるマル
チエミツタ型バイポーラトランジスタは市販品に比べ特
性上何ら遜色は無い。なお、本発明の応用として周波数
特性をより良好にする為に、第１図１に於て、複数のＰ
＋ベース３を連結しているＰ＋層６の上に電極金属（例
えばＡｌ）を配し、絶縁膜１０によつてエミツタ電極Ａ
ｌｌｌと分離させた構造を採ることも可能である。
）基板の凸凹に依存する有機物の被覆特性を利用してい
る為、一種のセルフアライン方式となつているので、ベ
ース、エミツタ間の短絡が全く生じない為である。従つ
て本発明によれば大面積の高速マルチエミツタ型バイポ
ーラトランジスタを、いとも簡単に高歩留で製造出来る
のである。第２図に本発明の実施例によるマルチエミツ
タ型トランジスタと市販のリングエミツタトランジスタ
（２ＳＣ２８１８）との特性を比較して記載した。第２
図に記載された本実施例のトランジスタの構造は平面図
的に長さ２００μｍ１幅３μｍの単一エミツタが１行（
９０本）、１６列で計１４４０本形成されており、チツ
プ全面積はボンデイングパツドを含めて５ｍｍ×２１１
の大きさでＴＯ３型のケースにマウントされたものであ
る。第２図から明らかな様に本発明の実施例によるマル
チエミツタ型バイポーラトランジスタは市販品に比べ特
性上何ら遜色は無い。なお、本発明の応用として周波数
特性をより良好にする為に、第１図１に於て、複数のＰ
＋ベース３を連結しているＰ＋層６の上に電極金属（例
えばＡｌ）を配し、絶縁膜１０によつてエミツタ電極Ａ
ｌｌｌと分離させた構造を採ることも可能である。
また、上記実施例はＮＰＮ型のトランジスタに関したも
のであるが、ＰＮＰ型に関しても本発明が実施し得るこ
とは当然のことである。
のであるが、ＰＮＰ型に関しても本発明が実施し得るこ
とは当然のことである。
第１図ａ−１は本発明の一実施例の半導体装置の工程順
の断面概略図であり、第３図は第１図１の状態の平面概
略図である。 第２図は第１図により得られた半導体装置の特性を示し
た図である。１・・・・・・Ｎ＋コレクタオミツク層、
２・・・・・・Ｎ−コレクタ層、３・・・・・・Ｐ＋ベ
ース層、４・・・・・・Ｎ＋エミツタ層、５，７，９・
・・・・・ＳｉＯ２膜、６・・・・・・Ｐ＋ベース連結
層、８・・・・・・ネガタイプフオトレジスト、１０・
・・・・・ポリイミド系樹脂（絶縁膜）、１１・・・・
・・エミツタ電極Ａｌｌｌｌ２・・・・・・ベース電極
Ａｌｌｌ３・・・・・・コレクタ電極Ａｌ。
の断面概略図であり、第３図は第１図１の状態の平面概
略図である。 第２図は第１図により得られた半導体装置の特性を示し
た図である。１・・・・・・Ｎ＋コレクタオミツク層、
２・・・・・・Ｎ−コレクタ層、３・・・・・・Ｐ＋ベ
ース層、４・・・・・・Ｎ＋エミツタ層、５，７，９・
・・・・・ＳｉＯ２膜、６・・・・・・Ｐ＋ベース連結
層、８・・・・・・ネガタイプフオトレジスト、１０・
・・・・・ポリイミド系樹脂（絶縁膜）、１１・・・・
・・エミツタ電極Ａｌｌｌｌ２・・・・・・ベース電極
Ａｌｌｌ３・・・・・・コレクタ電極Ａｌ。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の高不純物濃度の半導体基板と；該半導体
基板上に形成された、該半導体基板と同一導電型で、低
不純物濃度の半導体層であつて、上面に凸形状に突出し
た凸形突出部を複数個有する第１の半導体層と；上記凸
形突出部の中腹の段のレベルに形成された、上記半導体
基板とは異なる導電型の第２の半導体層と；上記凸形突
出部の頂部に形成された、上記半導体基板と同一導電型
で高不純物濃度の第３の半導体層と；一つの上記凸形突
出部の中腹の段から裾に至る部分と、該裾に続く上記第
１の半導体層の平坦部と、該平坦部に続く隣の上記凸形
突出部の裾から中腹の段に至る部分と、を含む領域の表
面に形成された、上記半導体基板とは異なる導電型で上
記第２の半導体層よりも高不純物濃度の第４の半導体層
と；を有し、上記第３の半導体層の下面に上記第２の半
導体層の上面が接しており、かつ該第２の半導体層には
上記第４の半導体層が上記段の部分で接続されているこ
とを特徴とする半導体装置。 ２ 一導電型の高不純物濃度の半導体基板上に、該半導
体基板と同一導電型で低不純物濃度の第１の半導体層、
該半導体基板とは異なる導電型の第２の半導体層、及び
該半導体基板と同一導電型で高不純物濃度の第３の半導
体層を、順次連続的に形成する工程と；上記第３及び第
２の半導体層を選択的に除去して複数個の凹溝を形成し
、該凹溝の表面に上記半導体基板とは異なる導電型で上
記第２の半導体層よりも高不純物濃度の第４の半導体層
を形成する工程と；該第４の半導体層のうち上記第３の
半導体層に形成されている部分を選択的に除去する工程
と；を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55145613A JPS5946423B2 (ja) | 1980-10-20 | 1980-10-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55145613A JPS5946423B2 (ja) | 1980-10-20 | 1980-10-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5769776A JPS5769776A (en) | 1982-04-28 |
| JPS5946423B2 true JPS5946423B2 (ja) | 1984-11-12 |
Family
ID=15389077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55145613A Expired JPS5946423B2 (ja) | 1980-10-20 | 1980-10-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5946423B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111137U (ja) * | 1985-12-28 | 1987-07-15 | ||
| JPS62167332U (ja) * | 1986-04-12 | 1987-10-23 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0600693A3 (en) * | 1992-11-30 | 1994-11-30 | Sgs Thomson Microelectronics | Selective trench etching and self-aligning base-emitter structure. |
-
1980
- 1980-10-20 JP JP55145613A patent/JPS5946423B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111137U (ja) * | 1985-12-28 | 1987-07-15 | ||
| JPS62167332U (ja) * | 1986-04-12 | 1987-10-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5769776A (en) | 1982-04-28 |
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