JPS5948472B2 - 可変長オペランドの取出制御機構 - Google Patents

Description

【発明の詳細な説明】 本発明はキャッシュ並びに主記憶のキャッシュ・バイパ
スからデータを取出すことに係り、また次の命◆の復号
と並行して、（５ｆ変長オペランドを実行するに必要な
順序で取出データを要求し、受取り、そしてバッファす
る如き）複数の浮動式オベランド・アドレス・レジスタ
及びオペランド・バッファの順序づけを制御することに
係る。

発明の背景ＩＢＭシステム／３７０モデル１６８の如き
大形商業プロセツサでは、主記憶制御機構（Ｐｒｏｃー
ｅｓｓｏｒＳｔｏｒａｇｅＣｏｎｔｒｏｌＦｕｎｃｔｉ
ｏｎ：以下）ＰＳＣＦｌと略す）と命今前処理機構（Ｉ
ｎｓｔｒｕ−ｃｔ１０ｎＰｒｅ−Ｐｒ０ＣｅＳＳｉｎｇ
ＦＵＩ１Ｃｔｉ０ｎ：以下「ＩＰＰＦｌと略す）との間
に設けられるデータ転送用のバスはダブルワードの幅を
有している。

従つて、大量のデータが転送されねばならない場合、多
数の夕゛ブルワード・サイクルが取られることになる。
キヤツシユ（高速バツフア記憶）がＰＳＣＦ中に設けら
れる場合には、主記憶からキ−１７ツソユへロードする
ことができる最小量のデータである［ライン」のサイズ
を、夕゛ブルワードの２の累乗倍（２，４，８又は１６
）に取るのが晋通である。このライン・サイズはシステ
ムの註能を最適化するように選ばれる。ライン・サイズ
を小さく取ると多数のラインを転送する必要があるため
に肚能の低下を招くことがあり、また逆にライン・サイ
ズを大きく取るとライン転送に長い時間を要するために
かえつて囲能の低下を招くことがある。さらに、バス・
サイズとライン・サイズは異なつているので、キヤツシ
ユヘ１ラインをロードするためには複数のサイクルを要
し、しかもこれらのサイクルの間、キヤツシユヘ転送中
のラインをプロセッサが利用できないという問題がある
。先行技術 命◆ユニツトヘ供給される記憶データのアクセス速度を
改善するために、キヤツシユを使用することは先行技術
において周知である。

たとえば、米国特許第３５６９９３８号にば、主記憶か
らキヤツシユへの転送をキヤツシユ・ブロツクと呼ばれ
るデータ群を単位として行い、その際、主記憶とキヤツ
シユの間にあるバスの幅に依存して１ラインを一連の並
列サブラインとして取出すことが示されている。このサ
ブラインは、種々の状況に応じて、バイト、ワード、ダ
ブルワード又は４ワードのいずれかに等しく選ばれる。
ＩＢＭシステム／３７０モデル１６８の如き大形のプロ
セツサでは、サブラインとしてダブルワードが使用され
る。また、米国特許第３５８８８２９号、第３８０６８
８８号、第３８９６４１９号等の先行技術には、或るラ
インを取出している間に、要求されたサブライン（これ
は必ずしもライン中の第１サブラインでなくてもよい）
をキヤツシユヘ転送すると同時に、命令ユニツトへも転
送することが示されている。しかし、本発明のように、
転送中ラインのうち要永されたサブラインから始まつて
最上位アドレスを有するサブラインに至るまでの他のサ
ブラインを、命令ユニツト及びキヤツシユの双方へ同時
的に転送することについては、これら先行技術には何も
示されていない。本発明の１側面によれば、谷サブライ
ンがキヤツシユヘ転送されるとすぐに、ＩＰＰＦは最も
望ましいサブラインのすべてをアクセスすることができ
る。本発明のように、ライン転送が完了する前に、転込
中ラインの第１サブラインを除く任意のサブラィンを命
今ユニツトヘアクセス可能にするという先行技術は知ら
れていなぃ。事実、既知の先行技術には、ライン転送中
にキヤツシユのアクセスを禁止するという技術が示され
ているにすぎない。たとえば、米国特許第３７０５３８
８号はこの類型に属し、キヤツシユ中の異なるブロツク
、すなわち完成されたラインへのアクセスのみを許谷す
る技術を示しているにすぎない６また米国特許第３４６
２７４４号には、最初の命令の前処理の間に、命令ユニ
ツトによつて主記憶から要求された諸オペランドヘ諸タ
グを割当てるとともに、これらのオペランドを処理すべ
き実行ユニツト中の諸レジスタヘ前記タグを割当てるよ
うにしたオペランド処理技術が示されている。

詳述すれば、各オペランドが主記憶から共通データ・バ
スに到着する際、このオペランドヘ割当てられたタグが
すべてのレジスタヘ放送（ｂｒｏａｄｃａーｓｔ）され
る。このタグを割当てられたレジスタは放送されたタグ
との比奴一致に応答して付勢され、かくて受取られたオ
ペランドは共通データ・バスからこの・ｌ寸勢済みのレ
ジスタヘ入カゲートされ、このようにしてこの命令の実
行を完了することができる。この共通データ・バス方式
は本発明とは完全に異なる。先行技術でもあるＩＢＭシ
ステム／３７０モデル１６８は、本発明とは異なる方法
を使用している。

このプロセツサは、主記憶から取出されたダブルワード
をバツフアずることができる８バイトのオペランド・バ
ツフアを２個備えている。キヤツシユヘ或るラインが取
出される際このラインの１ダブルワードだけが主記憶か
らＩＰＰＦへ直接に転送されるのに対し、他の夕ゞブル
ワードはこのラインの転送が完了した後でなければキヤ
ツシユから■ＰＰＦへ転送することができない。１ダブ
ルワードより大きいオペランドを必要とする命令につい
ては、ＩＰＰＦは最初の夕゛ブルワードを取出すだけで
ある。

このオペランドの後続 こダブルワードは、マイクロプ
ログラムの制御下で、実行機構（ＥｘｅｃｕｔｉｏｎＦ
ｕｎｃｔｉｏｎ：以下［ＥＦ］と略す）によつて取出さ
れる。データを正しいバイト境界へ合せたり、相異なる
夕゛ブルワードからのデータを連結したりする操作も、
マイクロプロ ｌグラムの制御下で、ＥＦｆ３ｆ！１ｌ
）で行われる。■ＢＭシステム／３７０モデル１６８に
おいてこのようにして処理されるＬＭ（多重ロード）命
令や、ＭＶＣ（移動）、ＮＣ（論理積）、ＯＣ（論理和
）、ＸＣ（排地論理和）又はＣＬＣ（論理比較）の如き
ＳＳ（Ｓｔｏｒａｇｅ−ｔｏ−Ｓｔｏｒａｇｅ：記憶域
間）論理命今については、ＩＰＰＦ（ＬＥＦの間の並行
処理が禁止されるので、復号されたこの種の命令の実行
が完了するまでＩＰＰＦは後続命令を復号することがで
きない。発明の要約 キヤツシユ・ミスが生じた際のプロセツサの囲能を強化
するために通常取られている方法は、ＩＰＰＦによつて
要求されたサブラインを主記憶から取出し、このサブラ
インをキヤツシユヘ書込むと同時に、これをＩＰＰＦへ
送るというものである。

こうすることにより、ＩＰＰＦは要求されたサブライン
を町能な限り速かに受取ることができる。一般に、後続
サブラインの各々に対するＰＳＣＦの取出はこの最初の
取出に続いて当該ラインの終端に至るまで順次に行われ
、そしてこれらのサブラインはＩＰＰＦによつて動的ｌ
こ割当てられた浮動式オペランド・バツフアヘ転送され
る。次いで、このライン取出は当該ラインの始端へ戻り
、そこから最初に取出されたサブラインに至るまでの残
りのサブラインを取出すように継続されるけれども、該
残りのサブラインはＩＰＰＦ中のどの浮動式オペランド
・バツフアにも転送されない。そのかわり、このライン
全体がキヤツシユヘ転送される。たとえば、或るライン
が８個の夕゛ブルワード０乃至７を含み且つ夕゛ブルワ
ード３に対する取出要求がキー（・ツシユ・ミスを生ぜ
しめるものとすれば、これらの夕゛ブルワードは３，４
，５，６，７，Ｏ，１，２の順序で取出され、これらの
うちダブルワード３乃至７がＩＰＰＦへ利用町能となる
。もしこの例においてキヤツシユ・ヒツトが生ずるなら
ば、ｌＰＰＦが要氷したダブルワード３乃至７がキヤツ
シユから直接に得られることになる。

従つて、本発明によれば、キヤツシユ・ミスの場合には
ＩＰＰＦは主記憶中の要求データを直接にアクセスする
ことができ、またキヤツシユ・ヒツトの場合にはキヤツ
シユ中の要求データをアクセスすることができるので、
先行技術のキヤツシユに見られるような転送中ラインを
アクセスするための遅延を排除することが可能となる。
本発明の側面に従つて、主記憶から受取られた諸サブラ
インをバツフアするためにそれぞれ夕゛ブルワードの容
量を有する複数のオペランド・バツフアを設け、これら
のオペランド・バツフアを浮動式に割当てることが行わ
れる。

ＩＢＭシステム／３７０の諸命令ＬＭ，．ＭＶＣ，．Ｎ
Ｃ，．ＯＣ，ＸＣ及びＣＬＣについて、ＩＰＰＦはオペ
ランドのサブライン全部を受取り、ＰＳＣＦのシフタを
使用してこれらのサブラインを所望の境界へ位置合ピし
、そして割当てられたオペランド・バツフアへ諸バイト
を入カゲートすることによつて相異なるサブラインから
のデータを連結するように動作する。或る命令に対する
オペランドのサブライン全部を一旦要求してしまうと、
ＩＰＰＦは、並行的に実行することができる先行命今が
いつ実行されるかということに拘わりなく、後絖命今の
ためのオペランド取出を行うことができる。ＰＳＣＦ（
ＬＩＰＰＦの間の通信は次のように設定される。

すなわち、ＩＰＰＦの取出要求は、浮動式オペランド・
バツフアと対をなす浮動式オぺランド゜アドレス・レジ
スタによつて開始される。■ＰＰＦは取出要求アドレス
及び取出要求制御信号をＰＳＣＦへ送る。もしデータが
キヤツシユから利用町能であれば、このデータはＰＳＣ
ＦとＩＰＰＦ間の他の制御信号を要することなしに２サ
イクル後にプロセツサノ＼送られる。もしこのデータを
キヤツシユから利用することができなければ、ＰＳＣＦ
はＩＰＰＦの待機を通知するために■ＰＰＦへ「取出遅
延」信号を送る。その後、デークが到着する前に、ＰＳ
ＣＦはＩＰＰＦへ「ＰＳＣＦ前進」信号を迷る。ＰＳＣ
Ｆによつて複数のダブルワードが復帰（ｒｅｔｕｒｎ）
されんとするとき、ＰＳＣＦは、各ダブルワードを送る
前に［ＰＳＣＦ前進」信号を上昇させる。

この信号の待機を停止する時機をＩＰＰＦに通知するた
めに、前記遅延された取出の開始時に「取出進行中」信
号がオンに転じられ、またその終了時にこの信号がオフ
に転じられる。このことは（当該ラインで最上位アドレ
スを有するダブルワードに対する）最後のＩＰＳＣＦ前
進」信号と同時又はその後でもよい。この機構を動作さ
せる制御論埋は２つに分けられる。

第１のものは、複数のダブルワードを復帰させるために
ＰＳＣＦｆこ設けられた諸回路である。第２のものは、
複数の夕゛ブルワードを要求し、受取り、そして保持す
るために■ＰＰＦに設けられたアドレス・オペランド対
（ＡｄｄｒｅｓｓＯｐｅｒａｎｄｐａ１ｒ：以下「ＡＯ
Ｐ」と略す）と呼ばれる浮動式オペランド・アドレス・
レジスタ及び浮動式オペランド・バツフアの対と、これ
らのＡＯＰを各オペランドごとに受取られる複数のダブ
ルワードと関連づけ且つ順序づけるための諸制御とから
成る。ＰＳＣＦは、主記憶からＩＰＰＦへ複数の夕゛ブ
ルワードを通過させるとともに、ＩＰＰＦへ必要な諸制
御信号を供給するための複数の制御を含む。

ＰＳＣＦが各ダブルワードに対する取出要求を受取る場
合、ＰＳＣＦはこの要求に関連する諸制御ピツトをソー
ス／シンク・ユニツト制御フイールドに置き、これによ
つて要求された最初のダブルワード、当該ラインの終端
にあるダブルワード及びこのラインについて取出される
べき最後の夕゛・ブルワードを識別する。各ダブルワー
ドが主記億から出力される際、ＰＳＣＦは、要求された
最初のダブルワードから当該ラインの終端にぁる夕゛ブ
ルワードに至るまでの各ダブルワードを、ＩＰＰＦへ直
接的に通過させる。これに対し、当該ライン・゛−の始
端から始まる後枕ダブルワードは、ＩＰＰＦには通過さ
れなぃ。■ＰＰＦ中のオペランド制側』は、ＡＯＰと呼
ばれる浮動式オペランド・アドレス・レジスタと浮動式
オペランド・バツフアの対を複数組含む。

・１ＡＯＰの谷々は、ＰＳＣＦから１ダブルワード
の取出を要求してその夕゛ブルワードを受取るとともに
、命今実行のためにＥＦによつて必要とされるまでこの
ダブルワードをバツフアすることができる。）或る幾つ
かの命◆（たとえば、ＬＭ．ＭＶＣ、ＣＬＣ，．ＸＣ，
等ノについては、ＩＰＰＦは、最大３３ダブルワードま
での複数のダブルワードを有するオペランドを取出す。

ＡＯＰ０）谷々は、タブルワード要求の谷々へ割当てら
れる。

同一オペランド中の複数の夕゛ブルワードヘ割当てられ
た諸ＡＯＰは、それらを表わす複数のＡＯＰステータス
・ラツチに保持されたバツク・ポインタのチエーンによ
つて互いに連結される。ＡＯＰステータス・ラツチの谷
々は「先行鐵別子」、すなわち［先行■Ｄ」と呼ばれる
バツク・ポインタを受取ることができ、これにより同一
オペランドのチエーンにおいて先行する隣接ダブルワー
ドヘ割当てられた他のＡＯＰを識別する。或るＡＯＰに
対する取出が遅延された場合、どのＡＯＰがＰＳＣＦか
らの次の夕゛ブルワードを受取るべきかを記録するため
に、ＡＯＰステータス・ラツチに「前進１Ｄ］が記憶さ
れる。欠の「ＰＳＣＦ前進］信号が受取られる場合、こ
れは諸ＡＯＰステータス・ラツチに記憶された「先行■
Ｄ」と比較され、これにより「前進１Ｄｉに等しい［先
行１Ｄ」が存在するか否かが決定される。

もしいずれかの「先行１Ｄ」が等しければ、これを保持
するＡＯＰステータス・ラツチによつて表わされたＡＯ
Ｐは次の夕゛ブルワードを受取るべき次のＡＯＰでなけ
ればならない。かくて、該次のＡＯＰ０１Ｄはチエーン
における欠の後絖ＡＯＰを決定するための「前進１Ｄ」
となるので、この手順を繰返せば当該オペランドに対す
る諸ＡＯＰの）１屓序全体を決定することができる。従
つて、もしＰＳＣＦが他の夕゛ブルワードに対する「Ｐ
ＳＣＦ前進］信号を送るならば、このダブルワードは次
の後続ＡＯＰへ向けられることになる。このプロセスは
、ＰＳＣＦか「取由進行中］信号を下降させるか又はチ
エーンの終りを指示する「ＡＯＰ比較一致］信号が存在
しなくなるまで、継絖されることになる。実施態様の概
要 本発明は、ＩＢＭシステム／３７０の命◆ＬＭ（多重ロ
ード）、ＭＶＣ（移動）、ＮＣ（論理積）、ＯＣ（論理
和）、ＸＣ（排他論理和）、ＣＬＣ（論理比較）、ＭＶ
Ｚ（ゾーン移動）及びＭＶＮ（数字移動）を処理する際
、そのオペランド取出と実行機能との間の並行動作を町
能にすることによつて、プロセツサの曲能を改善せんと
するものである。

さらに本発明は、これらのＭＶＣ，．ＮＣ，ＯＣ１ＸＣ
及びＣＬＣ命今に対する取出動作の間に第１及び第２の
可変長オペランドの位置合せを行い、該オペランドを位
置合せした状態でＥＦ（実行機構）へ供給することによ
つて、プロセツサの囲能を改善せんとするものである。

ＬＭ命令の場合、オペランドの取出動作中に１対の汎用
レジスタヘ８バイトのオペランドがロードされるように
位置合せを行うと、ＥＦ自体はこの位置合せを行う必要
がノよく、従つてそのために遅延されることがないので
、これによりプロセツサの囲能を改善することができる
。以下詳細な実施態様のデータ流に含まれる主要な構成
要素について簡述する。

（１） ＰＳＣＦ（主記憶制御機構）に設けられた多重
夕゛ブルワードのバイパス制御。

これは、主記憶から取出された諸ダブルワードをダブル
ワード境界でＩＰＰＦへ通過させることができる。（２
） ＰＳＣＦのバツフア・データ・バス・アウト（Ｂｕ
ｆｆｅｒＤａｔａＢｕｓＯｕｔ ：以下「ＢＤＢＯ」と
略す）に設けられたシフタ。このシフタは取出されたダ
ブルワードをバイト境界に合せて左シフトするとともに
、この夕゛ブルワードの左端からシフト・オフされた任
意のバイトを該夕゛ブルワードの右端へ再挿入すること
ができる。このシフト動作はＩＰＰＦから供給される３
ビツ卜の「シフト量］信号によつて制御される。この信
号は夕゛ブルワードを左シフトすべきバイト数を指定し
、要求された可変長オペランドのバイト・アドレスにあ
る最下位３ビツトによつて形成される。（３） ＩＰＰ
Ｆに設けられた６個のＡＯＰｏこの各各は１個のオペラ
ンド・アドレス・レジスタ（０ｐｅｒａｎｄＡｄｄｒｅ
ｓｓＲｅｇｉｓｔｅｒ：以下「０ＡＲｌと略す）と１個
のオペランド・バツフア（０ｐｅｒａｒｌｄＢｕｆｆｅ
ｒ：以下「ＯＰ」と略す）から成り、それぞれ８バイト
をアドレスし、受取り、そして保持することができる。

各ＡＯＰ中のＯＡＲは、主記憶中にある要求された任意
のバイトをアドレスするためのバイト・アドレスを保持
する。０ＡＲに保持されたアドレスは取出要求を介して
ＰＳＣＦへ送られ、そこでアドレスされたバイトを含む
単一の夕゛ブルワードを取出すために使用される。

このダブルワードは常にダブルワード境界にあり、従つ
てＰＳＣＦの要求アドレスはダブルワード・アドレスで
あつて、この夕゛ブルワード中のバイトを指定すベき下
位３ビツトを無視する。もし要求されたダブルワードが
キャツシユ中にあれば、このダブルワードはＰＳＣＦに
よつてキヤツシユから取出され、さもなければ主記憶か
ら取出される。取出された夕゛ブルワードはＢＤＢＯを
介してＩＰＰＦへ送られ、そしてその諸バイトは１個又
は２個のＡＯＰへ選択的に入カゲートされる。この入カ
ゲート動作は、ＢＤＢＯから各ＡＯＰ中の谷０Ｐへバイ
ト単位で行われる。つまり、ＢＤＢＯ上の或るバイトが
或るＡＯＰ中のＯＰへ入カゲートされるのに対し、ＢＤ
ＢＯ上の他のバイトは他のＡＯＰ中のＯＰへ入カゲート
されることがあるということである。このようにして入
カゲートされた任意のＯＰを選択し、その内容をＥＦ中
の作業レジスタ、すなわちＡ及びＢレジスタヘゲートす
ることができる。（４）オペランド取出ブロツクに設け
られたアドレス増数器。

任意のＯＡＲに置かれたアドレスはこの増数器へゲート
され、そこでＯ又は８を加算された後、６個のＯＡＲの
うち任意のものへゲートされうる。このアドレス増数器
は、ＩＰＰＦにおける他の機能のためにも使用される。

ＩＰＰＦによつて行われる可変長オペランドの取出動作
には、２種類のものがある。

第１のものはソース・オペランドを取出すので、以下で
は単に「ソース取出」と呼ばれる。第２のものは行先オ
ペランドを取出す関係上、以下では単に「行先取出」と
呼ばれる。これら２種類の取出動作がともに活勢である
場合は、その各々は最大３個までのＡＯＰを使用するこ
とができる。これに対し、ＬＭ又はＭＶＣの如き命令に
ついてソース取出動作のみが活勢である場合は、この動
作のために利用可能なすべてのＡＯＰを使用することが
できる。行先取出動作が常に零のシフト量を使用する点
を除くと、ソース及び行先取出動作は全く同じである。
ソース取出動作は、命今が復号された時間にこの命令の
ために開始される。

この時間には、このフイールドの第１バイトが置かれる
Ａレジスタ中のバイト位置及び該第１バイトの王記憶バ
イト位置を考慮して、そのシフト量が決定される。この
第１バイトの主記憶バイト位置は、第２オペランド・ア
ドレスの下位３ビツトを調べることによつて決定される
。命＋ＭＶＣ．ＮＣ、０Ｃ．ＸＣ及びＣＬＣについては
、第２オペランドは第１オぺランドと位置合せされてい
ると考えられるので、第１バイトが置かれるべきＡレジ
スタ中のバイト位置は第１オペランド・アドレスの下位
３ビツトによつて決定される。ＬＭ命令については、第
１オペランド・アドレスの下位３ビツトは、ロードさる
べき第１レジスタが偶数又は奇数番号のどちらであるか
に依存して、０００又は１００の値を取る。かくて、シ
フト量を決定するには、第２オペランド・アドレスの下
位３ビツトから第１オぺランド・アドレスの下位３ビツ
トを減算するとともに、上位ビツト位置からの桁上げを
無視すればよい。たとえば、もし第１オペランド・アド
レスが０１０で終了し、そして第２オペランド・アドレ
スが１０１で終了すれば、１０１から０１０を減算した
値は０１１である。つまり、第２オペランドを第１オペ
ランドと位置合せするためには、第２オペランドを３バ
イトだけ左シフトせねばならないということである。Ｍ
ＶＺ命令及びＭＶＮ命今については、位置合せは行われ
ないから、シフト量は零へセツトされる。このシフト量
は保持され、主記憶に置かれたオペランドに関係するす
べての取出のために使用される。さらに、第２オペラン
ド・アドレスと第１オペランド・アドレスが比較され、
その結果、もし前者が後者より大きければ、第１オペラ
ンドの取出が繰返される。この点については以下で説明
する。命令の復号時には、オペランドを取出すたのに何
回の夕゛ブルワード取出を遂行する必要があるかという
ことが決定される。

この回数は２つの数値を加算することによつて決足され
る。最初の数値Ｌは命令のＬフイールドから導かれる８
ビツトの長さ値である。これはオペランドのバイト数よ
り１だけ少ない２進数であり、ＩＰＰＦによつて他の目
的のために発生される。数値Ｌへ加算される８ビツトの
値Ｄは次のようにして発生される。すなわち、この数値
Ｄの上位４ビツトは零であり、次のビツトは最初の取出
が重複（ｄｕｐ１１ｃａｔｅ）されるときは１であり、
最後の３ビツトはオペランド開始アドレスの下位３ビツ
トである。これらの数値が加算される場合、上位ビツト
位置からの桁上げが保持され、９ビツトの和の上位ビツ
トになる。この９ビツトの和のうち、下位３ビツトが捨
てられて６ビットの結果値が得られる。この結果値は、
遂行すべきダブルワード取出の全回数よりも１だけ少な
い。この結果値はカウンタに置かれ、そこで（最初の取
出を除く）各取出ごとに滅数されるので、これにより取
出動作を停止すべき時機を制御することができる。たと
えば、或るオペランドが３５バイトを含み、最初の取出
は重複されず、そのアドレスの下位ビツトは１０１であ
るものと仮定する。そうすると、Ｌは００１０００１０
に等しく、Ｄは０００００１０１に、その和は０００１
００１１１に、そして結果値は０００１００に等しくな
るから、最初の取出の後に４回のダブルワード取出が行
われねばならない。命◆が復号されるとき、そのオペラ
ンド・アドレスが計算され、利用可能な１個のＡＯＰに
置かれるので、これに基づいてＰＳＣＦへの取出要求が
開始される。

このＡＯＰに関連する制御には、シフト量を記憶し、こ
の制御に関連する特定の命令を記憶し、そして当該ＡＯ
Ｐがこのフイールドへ割当てられた最初のＡＯＰである
ことを記憶するように、ステータス情報がセットされる
。次いで、プロセッサ中の優先順位が許各する場合、他
のＡＯＰが割当てられて開始されることに７工る。こう
するためには、最後に開始されたＡＯＰ中のアドレスを
増数器へゲートし、通常はこのアドレスに８を加算し、
このようにして増数されたアドレスを開始さるべき次の
ＡＯＰへゲートすることが必要である。次のＡＯＰに関
連する制御はシフト量をセツトされ、そして各ＡＯＰに
ついて設けられたラツチはその特定のＡＯＰに対する３
ビツトの［先行１Ｄ」を保持する。このＩ一先行ＩＤ」
は、該特定のＡＯＰの前に開姑されたＡＯＰを識別する
ものである。取出さるべき諸ダブルワードヘ複数のＡＯ
Ｐを割当てるというこの手順は、ＡＯＰが利用町能であ
る間は、換言すれば最大数のＡＯＰが開始されてしまう
まで、継続されるのである。任意のＡＯＰはその開始時
に所与のダブルワードに動的に割当てづれる。これと同
様に、任意のＡＯＰはその受取られた夕゛ブルワードを
ＥＦへ転送した後にリセツトされると、その割当を動的
に外される。割当を外された任意のＡＯＰは、処理中の
任意のオペランド・チエーンにおける割当のために利用
可能となる。かくて、複数のバツク・ポインタによつて
連結された諸ＡＯＰのチエーンが存在する場合、このチ
エーン中の各ＡＯＰは次の上位アドレスを有するダブル
ワードを取出す。最初の取出を重複させるようなチエー
ンは通常のチエーンとは異なる。というのは、このよう
なチェーンでは第２のＡＯＰが開始されたとき、その要
求アドレスは増数されず、従つてかかる重複的な取出チ
エーンにおける最初の２個のＡＯＰは同一ダブルワード
を取出すからである。ＰＳＣＦがこのようにして取出さ
れた諸ダブルワードを諸ＡＯＰへ送る場合、該夕゛ブル
ワードはＰＳＣＦの制御が指示する量だけＰＳＣＦによ
つてシフトされている。もし所与のグブルワードが最初
のＡＯＰに対するものであれば、該ダブルワードは該Ａ
ＯＰ中のＯＰへ完全に入カゲートされよう。しかし、も
しこれが最初のＡＯＰではなく、しかもこのダブルワー
ドが循壌バイト（ＢＤＢＯの左端からシフト・オフされ
且つその右端へ再挿入されたバイト）を有するならば、
これらの循環バイトは、該バイトがＢＤＢＯ上のダブル
ワードで有していたと同じバイト位置において、先行す
るＡＯＰ中のＯＰへ入カゲ゛一卜されることになる。残
りのバイト、すなわち循環シフトされなかつたバイトは
、該バイトがＢＤＢＯ上の夕゛ブルワードで有していた
と同じバイト位置において、当該夕゛ブルワードを要求
したＡＯＰ中のＯＰへ入カゲー卜される。命令の実行が
ＥＦで一旦開始してしまうと、充満状態にある諸ＡＯＰ
中のＯＰはＥＦによつて必要とされる順序でその作業レ
ジスタ、すなわちＡ及びＢレジスタヘ入カゲートされる
。

命令のオペランドのためにチエーン中の最後のＡＯＰが
開始されると、オペランド取出を必要とする他の命今を
復号することが許容されてその取出が開始され、またこ
れと並行して、ＥＦの内部では先にオペランドを取出さ
れた先行命令について実行が継続される。

実施態様の詳細な説明 第１図はＩＢＭシステム／３７０のアーキテクチヤを使
用した計算機システムを示す。

Ｉ／ＯブロツクＡ１７はこのシステムヘ接絖されるすべ
てのＩ／Ｏ論理回路及び装置（たとえば、チヤネル及び
Ｉ／Ｏ装置）を表わす。Ｉ／０ブロツクＡ１７はその制
御情報をＥＦ Ａ１５から受取り、そのデータをＰＳＣ
Ｆ Ａ１３と授受する。ＰＳＣＦ Ａ１３は主記憶（Ｍ
Ｓ）Ａ１６とデータを授受するに必要なすべての論理回
路を含む。さらに、ＰＳＣＦ Ａ１３は、仮想アドレス
を実アドレスヘ変換するための論理と、ブロセツサによ
つて現に使用されている情報を保持してその高速アクセ
スを町能とするキヤツシユを含む。主記憶Ａ１６は、こ
のシステムヘ接続されるすべての主記憶を表わす。諸ブ
ロツクＡ１０，Ａ１１，Ａ１２及びＡ９はこのシステム
の■ＰＰＦＡ７を構成し、一層具体的にはブロツクＡ１
０は命令取出１−ＦＴＨを遂行し、ブロツクＡｌｌは命
令復号１−ＤＥＣを遂行し、ブロツクＡ１２は命令の待
ち行列１−Ｑであり、ブロツクＡ９はオペランド取出０
ＰＮＤ ＦＴＨを遂行する。従つて、ＩＰＰＦ Ａ７は
諸命令を取出し、諸命今を復号し、そしてＰＳＣＦ Ａ
１３からそのオペランドを取出すように動作する。所与
の命◆がＥＦ Ａ１５へ転送されるとき、そのオペラン
ドは利用叶能となつていることが多いので、この場合に
はその処埋を直ちに行うことができる。ＩＰＰＦ Ａ７
は処理中の複数の命今を同時に保持することができる。
命今取出ブロツクＡ１０は、ＰＳＣＦ Ａ１３から命令
を取出すための論理と、命令復号ブロツクＡｌ１によつ
て必要とされるまでこれらの命今を保持するための論理
とを表わす。

このブロツクＡ１０は、分岐命令が処理されているとき
、その目標ストリーム及び正規ストリームの両方から命
令を取出すことができる。命今復号ブロツクＡ１１は、
命今の復号に関係するすべての論理を表わす。

このブロツクＡｌ１は１個の命令レジスタを含み、該レ
ジスタは命令取出ブロツクＡ１０から命令を１個ずつ受
取り、該命令が復号されるまでこれを保持する。所与の
命今を復号する場合には、システム中の多数のインタロ
ツク条件を調べ、これに基づいて、この命令の実行に備
えてＩＰＰＦ Ａ７で遂行されねばならない動作を特定
のサイクルで開姑することができるか否かを決定する必
要がある。このブロツクＡ１１は、脊定の命◆の有効ア
ドレスを計算するに必要な論理も含む。もし特定の命今
が榎号可能であるということが判明すれば、バスＡ４を
介して「復号成功」信号が生ぜられ、この信号に応じて
所定の動作が開姑される。もし特定サイクル ５の間に
この命令を復号できないということが判明すれば、この
命令は１サイクル余計に命令レジスタに保持されるので
、この命今が復号町能でめるか否かを後続サイクルで決
定することができる。谷命令はプログラムによつて論理
的に呼出される ｌ順序で復号されるが、その際、分岐
の経路を仮定することが行われる。もし実際の分岐経路
が仮定した経路と違うことが判れば、この間違つた経路
で処理されたすべての命令がリセットされ、然る後、実
際の分岐経路に沿つた動作が再開される。所与の命令が
成功裡に復号されると、この命令は命今復号ブロツクＡ
ｌ１から命今待ち行列ブロツクＡ１２へ転送され、そし
てオペランドの取出が必要であれば、その有効アドレス
及び適当な制御信号がバスＡ４を介してオペランド取出
ブロツク ２Ａ９へ送られる。２バイト及び４バイト長
の命令については、復号サイクルとして１サイクルだけ
が必要であるにすぎない。

しかし、６バイト長の命◆については、オペランドの各
々に関連して１サイクルずつ、つまり２復号サイクルが
必要であ ２る。オペランドの取出は、これら復号サイ
クルの各々ごとに開始されうる。しかし、この命今は第
２復号サイクルまで命今待ち行列ブロツクＡ１２へ移動
されない。命令待ち行列ブロツクＡ１２は、復号から完
全３な実竹まで諸命今を保持する如き命令待ち行列論理
を表わす。

このブロツクＡ１２は４個の待ち行列位置に１個ずつ、
計４個の命令を保持することができ、そのうちの１個は
実行中でもよい。また待ち行列位置は簡単なラワンド・
ロビンの様式で ３使用される。２ビツトの「待ち行列
入カボインタ」、すなわち「Ｑ入カポインタ」は次にロ
ードさるべき待ち行列位置を指定し、命令が命今待ち行
列ブロツクＡ１２へ移動されるたびに１ずつステツプさ
れる。

２ビツトの「待ち行列出力ポインタ」、すなわち［Ｑ出
力ポインタ」はＥＦ Ａ１５へ迷られるべき次の待ち行
列位置を指定し、命令の実行が開始するたびに１ずつス
テツプされる。

また所与の命令がＥＦ Ａ１５へ移動して第１実何サイ
クルに１サイクルだけ先行する場合には、「ＯＰ分岐取
得」信号が発生される。ＥＦ Ａ１５は、シフトや加算
等の諸命令を実行するに必要なすべての論理を表わす。

この論埋は、各命今がどのように実行さるべきかを決定
する処の制御記憶中のマイクロプログラムによつて制御
される。ＥＦ Ａ１５は、プログラムによつて呼出され
た順序で、各命令を順次に実行勺゛る。１サイクルで実
行することができる命令に遭遇した場合、該命？は命今
待ち行列ブロツクＡ１２からＥＦ Ａ１５へ通過され、
そこで各命今あたり１サイクルの速度で実行される。

ＥＦ Ａ１５は汎用レジスタへのすべての書込みを処理
し、またすべての割込条件を処理する。ブロツクＡ１４
はシステム中の汎用レジスタＧＲを表わす。

これらの汎用レジスタは命令の実行のためにＥＦ Ａ１
５によつてアクセス可能であり、実行されようとしてい
る命令の準備の一部として命令待ち行列ブロツクＡ１２
の制御下でＥＦ Ａ１５へ読出され、また有効アドレス
を計算するために命今復号ブロツクＡｌｌによつて読出
される。オペランド取出ブロツクＡ９は主記憶Ａ１６か
らオペランドを取出すために使用される論理を示す。

このブロツクＡ９は後述するように本発明の要部である
。第２図には、前記の諸ブロツクＡ１３，Ａ１１，Ａ１
２及びＡ１５へそれぞれ接絖されたオペランド取出ブロ
ツクＡ９のインタフエース・バスＡ１乃至Ａ６及びＡ８
が略示されている。

これらのバスはそれぞれ仄のように定義される複数の線
から成る。ノくスＡ１ Ｂ２ Ｑ９ ノくスＡ２ Ａ２Ａ Ａ２Ｂ Ａ２Ｃ Ａ２ Ｄ Ａ２Ｅ Ａ２Ｆ ノマスＡ３ Ｅ１８ 取出要求 一 シフト量 ＰＳＣＦ使用中 ＰＳＣＦ前進 取出拒否 取出遅延 取出進行中 ＢＤＢＯバス ォペランド制御のＰＳＣＦ要求 Ｂ３６ バスＡ４ Ａ４Ａ Ａ４Ｂ Ａ４Ｃ Ａ４Ｄ Ａ４Ｅ Ａ４Ｆ Ａ４Ｇ オペランド制御の使用中 Ａ４Ｈ Ａ４Ｊ ノくスＡ５ Ａ５Ａ Ａ５Ｂ Ａ５Ｃ バスＡ６ Ａ６Ａ − Ａレジスタへの主記憶オペランドＡ６Ｂ
− Ｂレジスタへの主記憶オペランドアドレス加算器出
力 復号成効 オペランド長 行先取出 ソース取出 命令ビツト１１ ＭＶＣ，ＮＣ，ＯＣ，ＸＣ， ＣＬＣ復号 ＬＭ復号 ＳＳ第２復号サイクル ０Ｐ分岐取得 Ｑ出力ポインタ Ｑ入カポインタ バスＡ８ Ｒ１ − Ａ及びＢレジスタへのバス Ｇ１７ − Ａレジスタへの入カゲート Ｇ１８ − Ｂレジスタへの入カゲート Ｓ２ − Ｅクロツク停止 第２図はオペランド取出ブロツクＡ９の主要な構成要素
を示す。

詳述すれば、合計６個のＡＯＰ，すなわちＡＯＰ−Ａ乃
至ＡＯＰ−Ｆが設けられ、またその内部にはＯＡＲ−Ａ
乃至０ＡＲ−Ｆ並びにＯＰ−Ａ乃至０Ｐ−Ｆがそれぞれ
設けられる。簡単のために第２図にはＡＯＰ−Ａだけが
詳細に図示されているが、これはＯＡＲ−Ａ，０Ｐ−Ａ
及びそれらの制御ＣＴＬを含む。これと同様の配列がＡ
ＯＰ−Ｂ乃至ＡＯＰ−Ｆの各々に設けられる。ＡＯＰの
各々は主記憶Ａ１６から取出さるべき夕゛ブルワードを
アドレスし、このダブルワードを受取り、そしてＥＦ
Ａ１５によつて必要とされるまでこれをバツフアする。
谷命令ごとに十分な数のＡＯＰが割当てられるので、オ
ペランド・フイールド全体を取出し、これを必要に応じ
てＥＦ Ａ１５に供給することができる。ＩＢＭシステ
ム／３７０（こは、或る命令のすベてのオペランド取出
を後続命令のオペランド取出の前に遂行しなければなら
ないというアーキテクチヤ上の制約がある。

さらに、多くの命令については、オペランドの取出をそ
のフイールドの下位端から上位端へ順次に遂行しなけれ
ばならないという制約もある。このため、或る命今のオ
ペランドを取出すに必要なすべてのＡＯＰは、オペラン
ド取出を必要とする後続オペランドの復号が許各される
前に、割当てられなければならない。たとえば、３ダブ
ルワードの取出を必要とするようなＬＭ命令について考
察する。このような命令の場合、次の命令の復号が許容
される前に、その取出を遂行するために３個のＡＯＰが
割当てられねばならない。これらのＡＯＰのうち最初の
ＡＯＰは、ＬＭ命令が復号されるとき命令復号ブロツク
Ａ１１から受取られる諸信号によつて割当てられ、その
動作を開始させる。それと同時に、命令復号ブロツクＡ
１１からの他の制御信号はソース制御ＳＲＣ ＣＴＬを
作動させる。オペランド取出ブロツクＡ９で優先順位の
条件が許容する場合、ソース制御は他の２個のＡＯＰを
割当ててそれらを開始させる。従つて、当該フイールド
の取出に関連する３個のＡＯＰは互いにチエーンされて
いるものと考えられる。ＬＭ命令を実行するための準備
が完了すると、最初に割当てられたＡＯＰにバツフアさ
れているデータがＥＦ Ａ１５へ自動的に入カゲートさ
れ、然る後、ＥＦ Ａ１５の要求に応じて割当て済みの
他のＡＯＰにバツフアされているデータがＥＦ Ａ１５
へ供給される。多数のＳＳ（Ｓｔｏｒａｇｅ−ｔｏ−Ｓ
ｔｏｒａｇｅ ：記憶域間）論理命令は主記憶Ａ１６か
ら２フイールドを取出すことを必要とし、しかも該フイ
ールドの各々は多数の夕゛ブルワードを含むことがある
ので、オぺランド取出ブロツクＡ９は、２種類のチエー
ンについて複数のＡＯＰを同時に割当て且つ開始させる
ことが必要である。このような理由で、他方のオペラン
ドを扱うために、ソース制御と殆んど同じ構成を有する
行先制御ＤＳＴ ＣＴＬと呼ばれる第２組の制御が設け
られる。ここで、行先制御は命令の第１（行先）オペラ
ンドによつて使用されるのに対し、ソース制御は命令の
第２（ソース）オペランドによつて使用されるものであ
る。また、オペランド取出を順序正しく維持しなければ
ならないという制約と、ＩＰＰＦ Ａ１及びＰＳＣＦ
Ａ１３の間のインタフエースの制約があるために、オペ
ランド取出ブロツクＡ９は或る取出を反復しなければな
らないことがある。この目的に沿つて、必要に応じて或
る取出を反復させるための再取出論理ＲＥ−ＦＴＨ Ｌ
ＧＣが設けられる。ＰＳＣＦ Ａ１３がキヤツシユを参
照して取出を遂行することができない場合、ＩＰＰＦ
Ａ７のオペランド取出ブロツクＡ９へデータを復帰させ
るまでに余分の遅延が含まれる。

この状況では、ＰＳＣＦ Ａ１３との通信を扱うために
オペランド取出ブロツクＡ９中に遅延取出論理ＤＬＹＤ
−ＦＴＨ ＬＧＣが設けられる。ここで、５個の汎用レ
ジスタヘロードするようなＬＭ命＋（ＬＭ Ｏ，４，，
ＡＩ）Ｒ）の例について考察する。

この例の場合、主記憶Ａ１６中のデータは、以下の表−
１に示すように、第１バィト「Ｎを第１ダブルｌノ一ド
（ＤＷ０のバイト位置「ＡＤＲ］に置かれ、その後に残
りのバイトが置かれる。なお、汎用レジスタの各々は１
ワードをそれぞれ保持する。囲能を向上させるために、
オペランド取出ブロツクＡ９は、ＥＦ Ａ１５の処理に
最適のバイト境界へソース・オペランドを位置合せする
ための手段を備えている。

説明中のＬＭ命令の例では、ロードさるべき最初の汎用
レジスタは偶数番号を有し、そして最初の入カゲートの
際には前記の位置合せによつて記憶オペランドの最初の
８バイトがＥＦ Ａ１５中のＡレジスタヘ供給される。
次いで、これらの８バイトは汎用レジスタ・ブロツクＡ
１４に設けられた最初の２個の汎用レジスタへ同時に書
込まれ、然る後、オペランド取出ブロツクＡ９から後続
データの要求が与えられると、他の８バイト・グルーブ
が供給され、直ちに汎用レジスタ・ブロツクＡ１４にあ
る２個の汎用レジスタヘ書込まれる。もしＬＭ命今にょ
つてロードされる最初の汎用レジスタが奇数番号を有す
るものであれば、前記の最適位置合せにより記憶オぺラ
ンド位置に供給され、そこから当該汎用レジスタヘ書込
まれる。後絖データの要求が与えられると、オペランド
取出ブロツクＡ９は記憶オペランドの後続８バイト・グ
ループを供給し、これを汎用レジスタ・ブロツクＡ１４
の汎用レジスタ対へ書込ませる。この例の場合、書込ま
るべき最初の汎用レジスタは偶数番号を有し、従つて最
初の入カゲート時に８バイトが置かれることが望ましい
。し力化ながら、前記の表−１に示すように、主記憶Ａ
１６中のデータはその第１バイト［Ａ」が第１ダブルワ
ードのバイト位置３にあるように位置合せされている。
従つて、ＥＦ Ａ１５へ供給さるべき最初の８バイトの
うち、５バイトは第１ダブルワードから与えられ、残り
の３バイトは第２ダブルワードから与えら，（１．る。
これらのバイトを正しいバイト位置へ移動させる操作は
ＰＳＣＦＡ１３に設けられたシフタによつて行われ、該
シフタはオペランド取出ブロツクＡ９で制御されるシフ
ト量に応じて動作する。このシフト量は左シフトの量を
指定する３ビツトから成る。当該夕゛ブルワードの左端
からシフト・オフされた任意のバイトは、その右端へ再
挿入される。ここで、第２図に関連して、このフイール
ドを取出すために３１固のＡＯＰ，すなわちＡＯＰ−Ａ
乃至ＡＯＰ−Ｃが割当てられ、そしてこれらのＡＯＰは
主記憶バイト位置「ＡＤＲ」、「ＡＤＲ＋８」及び「Ａ
ＤＲ＋１６」に置かれた各ダブルワードを取出すために
それぞれ割当てられているものと仮定する。

ＰＳＣＦ Ａ１３はこのアドレスの下位３ビツトを無視
し、アドレスされたバイトを含むダブルワードを復帰さ
せる。注意すべきは、これらのＡＯＰが割当てられる順
序はどのＡＯＰが現に割当てられているかということに
依存し、従つてＡ，Ｂ，Ｃ，Ｄ、等の如き必然的な順序
づけは存在しないということである。もつとも、ＬＭ命
今が復号されるときにどのＡＯＰも使用中でなければ、
ＡＯＰはこの順序で割当てられることになろう。まず、
ＡＯＰ−Ａに設けられたＯＡＲーＡ中の取出要求アドレ
スに応じて復帰されたデータを考祭する。このようにし
て取出された第１ダブルワード（ＤＷ１）は３バイトだ
け左シフトすることによつて位置合せされるので、ＰＳ
ＣＦＡ１３によつて復帰されるデータはＡＢＣＤＥー一
−の順序を有する。シフト済みの第１夕゛ブルワードは
ＡＯＰ−Ａ中のＯＰ−Ａへ入カゲートされる。前記の動
作は以下の表−２に示されており、ここで記号Ｘは関係
のない以前の内容を表わす。アンダ−ラインはどのバイ
トが入カゲートされたかということを示す。ＡＯＰ−Ｂ
の取出によつて得られる第２ダブルワード（ＤＷ２）は
諸バイトＩＪＫＬＭＦＧＨである。

以下の表−３はこのデータがどのようにしてＯＰ−Ａ及
びＯＰ−Ｂへ入カゲートされるかということを示す。し
かし、取出された第２ダブルワードの全部が０Ｐ−Ｂへ
入カゲートされるわけではない。

左シフトされたけれども左端からシフト・オフされなか
つたバイト、すなわちＩ，Ｊ，Ｋ，Ｌ及びＭだけがＯＰ
−Ｂへ入カゲートされる。左端からシフトオフされ且つ
右端に再挿入された他の３バイトＦ，Ｇ及びＨはＯＰ−
Ｂに先行するＯＰ−Ａへ入カゲートされる。この第２の
取出に応じたデータが復帰され且つこのデータがＯＰ−
Ａ及びＯＰ−Ｂへ入カゲートされてしまうと、０Ｐ−Ａ
の完成された内容をＥＦ Ａ１５へ供給することができ
る。

第３の取出に応じたデータ、すなわち第３ダブルワード
ａ）Ｗ３）はＱＲＳＴ−ＮＯＰであり、以下の表−４に
示すようにＯＰ−Ｃ及びＯＰ−Ｂへ入カゲートされる。
このようにして取出された第３ダブルワードも３バイト
だけ左シフトされ、その際、左端からシフト・オフされ
なかつたバイトはＯＰ−Ｃへ入力）ゲートされ、左端か
らシフト・オフされ且つ右端に再挿入されたバイトはＯ
Ｐ−Ｃに先行するＯＰ一Ｂへ入カゲートされる。

この第３ダブルワードの取出が完了すると、０Ｐ−Ｂ及
びＯＰ−Ｃに置かれたデータをＥＦ Ａ１５へ供給する
ことができる。以上では幾つかの例を参照しながら動作
上の概念を説明したが、以下ではこれらの概念を一般化
して説明する。

まずシフト量を決定することが必賛であり、このためオ
ペランドの第１バイトが置かれた主記憶バイト位置と、
ＥＦ Ａ１５によつて必要とされる該第１バイトのバイ
ト位置とが考慮される。このシフト量は、アドレスされ
たフイールドから取出された各夕゛ブルワードに適用さ
れる。第１ダブルワードについては、その全バイトがシ
フトされ、然る後、割当てられた最初のＯＰへ入カゲー
トされる。後続の各夕゛ブルワードについては、その左
端からシフト・オフされたバイトは常に前に割当てられ
たＡＯＰ中のＯＰへ入カゲートされ、また左シフトされ
たけれども左端からシフト・オフされなかつたバイトは
当該取出のために用いられたアドレスを保持するＡＯＰ
中のＯＰへ入カゲートされる。このシフト量が零でなけ
れば、特定のＡＯＰに置かれたデータは次のＡＯＰによ
る取出が完了するまで使用することができない。という
のは、次の取出によつて得られるデータの或るものが、
該特定のＯＰの内容を完成させるために必要となる場合
があるからである。割当てられた最後のＯＰに置かれた
データは、その取出が完了するとすぐに使用されること
はもちろんである。第１ダブルワード中の必要なバイト
のうち１以上のバイトが左端からシフト・オフされる場
合、これらのバイｒが失われないようにするために該ダ
ブルワードヘ２個のＡＯＰを割当てることが必要である
。

これは車複取出条件と呼ばれる。ここで、重複取出の例
として、夕゛ブルワード境界の３バイト後にある主記憶
バイト位置［ＡＤＲ２］で開始する、１０バイトの第２
オペランドを、ダブルワード現界の５バイト後にある主
記憶バイ卜位置「ＡＤＲ １」で開始する第１オペラン
ドへ移動させるようなＭＶＣ命令について、６バイトの
左シフトを使用した伏況を考察する。この例は以下の表
−５乃至表−８ｌこ示されている。表−５には、第１バ
イト「Ａ」が主記憶バイト位置「ＡＤＲ ２」に置かれ
ている第２オペランドの取出時における位置合せと、第
１バイト［Ａｌ力住記憶バイト位置「ＡＤＲ １」に置
かれる第１オペランドの書込時における位置合せがそれ
ぞれ示されている。ＭＶＣ命令については、諸ＡＯＰに
おけるデー夕位置合せは、取出されたオペランドの第１
バイ卜を書込まるべき位置の夕゛ブルワード境界につい
て位置合せした後、このデータをそのままＥＦＡ１５へ
移動させたり書込んだりするようなものであることが望
ましい。

この場合、ＬＭ命今の例に関連して説明した前記の動作
概念が適用されるならば、取出されたオペランドの或る
バイトが失われることになろう。

この損失が生ずるのは、書込オペランドの第１ダブルワ
ードに含まれるバイト数が取出オペランドの第１ダブル
ワードに含まれるバイト数よりも小さい場合である。こ
の損失を回避するには、最初の２個のＡＯＰを最初の取
出ダブルワードヘ重複的に割当てればよい。ＬＭ命令に
ついて既に説明した動作概念を適用できるのは、主記憶
Ａ１６中の同一ダブルワードを取出すために最初の２個
のＡＯＰが割当てられる場合だけである。この場合、割
当てられた最初のＡＯＰは最初のダブルワードの循環シ
フト・バイトをバツフアし、第２のＡＯＰは第２の夕゛
ブルワードの非一循環シフト・バイトをバツフアする。
第２のＡＯＰが第１の取出ダブルワードヘ割当てられた
後、後続のＡＯＰが連続的な取出ダブルワードへそれぞ
れ割当てられる。２個の取出夕゛ブルワードを含むＭＶ
Ｃ命令の重複シフトの例では、３個のＡＯＰが必要であ
るが、以下ではこれらがＡＯＰ−ＡｓＡＯＰ−Ｂ及びＡ
ＯＰ−Ｃであると仮定する。

ＡＯＰ−Ａ及びＡＯＰ−Ｂは主記憶バイト位置「ＡＤＲ
２」に置かれた第１の取出夕゛ブルワードヘ割当てら
れ、ＡＯＰ−Ｃは主記憶バイト位置［ＡＤＲ ２＋８」
に置かれた第２の取出ダブルワードヘ割当てられる。も
し追加の取出が必要であれば、それぞれのＡＯＰをオペ
ランド・フイールドの上位夕゛ブルワードへ順次割当て
ればよく、前記のようにＡＯＰを重複的に割当てること
は必要ない。この例では、ＡＯＰ−Ａ及びＡＯＰ−Ｂは
第１及び第２の重複ＡＯＰと呼ばれる。第１のダブルワ
ードヘ割当てられたＡＯＰ−Ａの取出に応じて６バイト
だけ左シフトされたデータが復帰されると、このデータ
全体は表−６に示すようにＯＰ−Ａへ入カゲートされる
。

表−６乃至表−８中のアンダ−ラインはどのバイトが入
力ゲートされたかということを示す。表−７は、ＡＯＰ
−Ｂによる第２の重複取出に対する循環シフ卜・データ
がどのように扱われるかということを示す。循環シフト
されない２バイト「Ｅ］及び［Ｆ」はＯＰ−Ｂへ入カゲ
ートされ、残りの６バイ卜はＯＰ−Ａへ入カゲートされ
、かくてそこに既に存在する同一隋報にオーバーレーさ
れる。表−８は第２の取出夕゛ブルワード１Ｗ２）がＡ
ＯＰ−Ｃによつてどのように扱われるかということを示
す。ＡＯＰ−Ｃによる６バイトのシフト後、その６つの
循環バイト位置は前に割当てられたＯＰーＢの対応バイ
ト位置へゲートされ、かくてバイトＧ，Ｈ，Ｉ，Ｊ，−
，一で以てダブルワードを完成し、またこの例では使用
されることがない残りの２バイトがＯＰ−Ｃへ入カゲー
トされる。次いで、０Ｐ−Ａ及びＯＰ−Ｂにあるデータ
（これは表−５に示す如く、第１オペランドの第３及び
第４ダブルワードにそのまま書込まれるように位置合せ
されている）は、ＭＶＣ命令の実行に必要になるときＥ
Ｆ Ａ１５へ転送される。この例の場合、ＭＶＣ命令は
ＯＰ−Ｃに置かれたデータを使用せずにその実行を完了
するので、このデータはＥＦ Ａ１５によつては使用さ
れない。次に、第３図に示すタイミングを使用する如き
オペランド取出ブロツタＡ９とＰＳＣＦ Ａ１３との間
のインタフエースを考察する。

オペランド取出ブロツクＡ９は、任意のプロセツサ・サ
イクルのラツチ時間に、「取出要求」信号Ｂ２を開始さ
せることができる。ラツチ時間はプロセツサ・夕ロツク
の下降に応じて開始及び終了する。これに対し、トリガ
時間はプロセツサ・クロツクの上昇に応じて開始及び終
了する。「取出要求」信号Ｂ２はＰＳＣＦ Ａ１３へ送
られ、それと同時にオペランド取出ブロツクＡ９のプロ
セツサ・アドレス・ラツチ（ＰＲＡＬ、第２図参照）か
らＰＳＣＦ Ａ１３へその倫理アドレスが送られる。プ
ロセツサ・アドレス・ラツチは、ＩＰＰＦ Ａ７にある
源のうちＯＡＲから論理アドレスを転送する。もしＰＳ
ＣＦ Ａ１３が一層優先順位の高い機能のために使用中
であり、従つてこの取出要求を処理することができなけ
れば、ＰＳＣＦ Ａ１３は信号Ｂ２が送られる前のトリ
ガ時間に「ＰＳＣＦ使用中」信号Ａ２Ａを上昇させる。
この信号Ａ２Ａは、このプロセツサ・サイクルの間に送
られるすべての取出要求がＰＳＣＦ Ａ１３によつて完
全に無視されるということを、オペランド取出ブロツク
Ａ９に指示する。第４図は、キヤツシユをアクセスする
ためにＰＳＣＦ Ａ１３によつて受諾される簡単な取出
要求のタイミングを示す。

プロセツサ・サイクル１のラツチ時間に、「取出要求」
信号Ｂ２とアドレスがオペランド取出ブロックＡ９のプ
ロセツサ・アドレス・ラツチヘ送られる。プロセツサ・
サイクル２及び３の間、ＰＳＣＦ０）Ｃ１及びＣ２サイ
クルがキヤツシユ・アクセスの時間を指定する。キヤツ
シユはＣ１サイクルの間にアクセスされ、そしてキヤツ
シユ・ヒツトの場合は要求されたデータがＣ２サイクル
の間に復帰される。またＣ２サイクルの間には、ＬＭ命
令及びＭＶＣ命令の例について既に説明した値を有する
「シフト量」信号Ｑ９がこの取出のためにＩＰＰＦ Ａ
７からＰＳＣＦ Ａ１３へ送られる。ブロセツサ・サイ
タル３のラツチ時間には、ＰＳＣＦ Ａ１３はキヤツシ
ユから得られたダブルワードをこの信号Ｑ９に応じてシ
フトし、これをＢＤＢＯを介してオぺランド取出ブロツ
クＡ９へ転込する。第５図はやや特殊な状況における取
出のタイミングを示す。

すなわち、要求されたデータがキヤツシユに存在しない
ためにＰＳＣＦ Ａ１３によつて主記憶Ａ１６から取出
されねばならず、しかもこの取出要求がＰＳＣＦ Ａ１
３によつて受取られたとき、ＰＳＣＦ Ａ１３が既に主
記憶Ａ１６に対する進行中のアクセスを有しているよう
な状況である。「取出要求」信号Ｂ２は前記したように
プロセツサ・サイクル１の間にＩＰＰＦ Ａ７から送ら
れる。しかしながら、プロセツサ・サイクル３に相当す
るＰＳＣＦ（７）Ｃ２サイクルの間にキヤツシユ・ミス
が決定され、かくてＰＳＣＦ Ａ１３からオペランド取
出ブロックＡ９へ「取出拒否」信号Ａ２Ｃが送られる。

この信号Ａ２Ｃは、キヤツシユからデータが得られない
ことを指示し、さらにＰＳＣＦ Ａ１３が遅延された取
出について既に使用中であり、従つてこの時点で当該取
出要求を処理することができないことを指示する。ＰＳ
ＣＦＡ１３はこの拒否された取出要求を記憶しないので
、オペランド取出ブロツクＡ９はこの取出要求を後で再
び供給しなければならない。また、ＰＳＣＦ Ａ１３か
らの「取出進行中」信号Ａ２Ｅは、オペランド取出ブロ
ツクＡ９に対し、ＰＳＣＦＡ１３における遅延された取
出の持続時間を通知する。この信号Ａ２Ｅは、「取出拒
否」信号Ａ２Ｃの存続時間中はオン又はオフのいずれで
あつてもよい。オペランド取出ブロツタＡ９は、拒否さ
れた取出要求が再び拒否されるような可能曲が少ない時
機を次定するために、「取出進行中」信号Ａ２Ｅを利用
する。第５図において、この信号Ａ２Ｅはプロセツサ・
サイクル７にオフに移行し、そして「取出要求」信号Ｂ
２はプロセツサ・ケイクル８のラツチ時間に反復される
ように図示されている。これは、当該取出要求が再び拒
否さｒないように、この要求を反復することができる敢
も早いタイミングである。ＰＳＣＦ Ａ１３から遅延さ
れた取出のための「取出進行中」信号Ａ２Ｅを供給させ
るようにしたのは、ＰＳＣＦ Ａ１３が主記″慮Ａ１６
からキヤツシユヘ１ラインのデータ（壬ヤツシユ・ブロ
ツク）を現に取出しているからである。

これは１ラインごとに８ダブルワードを転送することを
含む。ラインの境界は、０００で終る２進の主記憶ダブ
ルワード・アドレスによつて表わされる。所与のライン
から取出される最初のダブルワードは、取出要求によつ
てアドレスされた夕゛ブルワードである。次Ｕ）で、Ｐ
ＳＣＦ Ａ１３はそのラインの終端に至るまで主記憶ア
ドレスの順に各グブルワードを取出し、そしてその後は
、このラインの始端から前記要求された夕゛ブルワード
に至るまでの各夕゛ブルワードを取出す。以下の表−９
は８ダブルワードから成る或るラインを示す。

但し、取出要求はこのラインの第６ダブルワード（ＤＷ
６）をアドレスしているものとする。表−９の右端にあ
る数字は、ＰＳＣＦ Ａ１３によつて主記憶Ａ１６から
取出される各夕゛ブルワードの取出順序を示す。本発明
によれば、ＰＳＣＦＡ１３は、取出要求によつてアドレ
スされた特定のダブルワードからこのラインの終端にあ
る最後の夕゛ブルワード、すなわちこのラインで最高の
主言？アドレスを有するダブノレワードまでのものを、
オペランド取出ブロツタＡ９へ送るにすぎない。表−９
の例では、このラインの第６乃至第８ダブルワードのみ
がＩＰＰＦ Ａ７及びキヤツシユヘ送られる。もつとも
、キヤツシユは結果的にこのライン全体を受取ることに
なる。存在しないためにこれを主記憶Ａ１６から取出さ
なければならず、そしてＰＳＣＦ Ａ１３がこの取出要
求を受諾するような状況における取出夕イミングを示す
。

プロセツサ・サイクル１の間、「取出要求」信号Ｂ２は
第３図乃至第５図について説明したと同様の様式で開始
される。この信号Ｂ２がＰＳＣＦ Ａ１３・によつて受
諾されるとき、「取出進行中」信号Ａ２Ｅは存在しない
。ブロセツサ・サイクル３に相当するＰＳＣＦのＣ２サ
イクルの間、ＰＳＣＦ Ａ１３からオペランド取出ブロ
ツクＡ９へ「取出遅延］信号Ａ２Ｄが送られ、この取出
要求がＰＳＣＦ Ａ１３によつて処埋されること及び要
求されたデータが直ちには利用できないことを指示する
。次のプロセツサ・サイクル４の間、「取出進行中］信
号Ａ２Ｅがオンとなり、当該遅延された取出が完了され
るまでオンに留まる。プロセツサ・サイクル１０として
示される或る後続サイクルの間、ＰＳＣＦ Ａ１３から
オペランド取出ブロツタＡ９へ「ＰＳＣＦ前進］信号Ａ
２Ｂが送られ、この２サイクル後にアドレスされたダブ
ルワート（ＤＷ）が供給されることを指示する。この信
号Ａ２Ｂがオンとなつてから２サイクル後にＰＳＣＦ０
）Ｃ１及びＣ２サイクルが与えられ、かくてＣ２サイク
ルの間にオペランド取出ブロツクＡ９へ前記アドレスさ
れたダブルワード（ＤＷ）が与えられる。これは第６図
のプロセツサ・サイタル１１及び１２の間に示される。
主記憶Ａ１６が当該ラインの全体をキヤツシユヘ転送し
ている間、「取出進行中」信号Ａ２Ｅはオンに留まる。
［ＰＳＣＦ前進」信号Ａ２Ｂは、オペランド取出ブロツ
クＡ９へ送られるべき各後続夕゛ブルワードのプロセツ
サ・サイクルの間、オンとなる。この信号Ａ２Ｂは連続
的なプロセツサ・サイクルにわたつてオンであつてもよ
く、又はＰＳＣＦＡ１３で干渉条件が生じれば互いに分
離されてもよい。この信号Ａ２Ｂ（ま、オペランド取出
ブロツクＡ９へ送られないでキヤツシユにのみ送られる
当該ライン中の夕゛ブルワードについては、オペランド
取出ブロツクＡ９へ供給されない。１ラインに包含され
るダブルワードのうちどれが要求されるかということに
依存して、１個乃至８個のうち適当な数の「ＰＳＣＦ前
進」信号Ａ２Ｂが「取出進行中」信号Ａ２Ｅの持続時間
中にオペランド取出ブロツクＡ９へ込られる。

或る場合にはオペランド取出ブロツクＡ９によつて必要
とされるものよりも多い夕゛ブルワードが存在しうるが
、このような状況では、必要でないデータはオペランド
取出ブロツクＡ９によつて無視される。もしアドレスさ
れた夕゛ブルワードに続く追加のダブルワードがオペラ
ンド取出ブロツクＡ９によつて必要とされるならば、該
ブロツタはこの信号Ａ２Ｂが受取られるたびに擬似的な
Ｃ１及びＣ２サイクルを通過する。第６図の例では、Ｐ
ＳＣＦ（７）Ｃ１及びＣ２サイクルは３ダブルワード（
ＤＷ，ＤＷ＋８及びＤＷ＋１６）の各々ごとにそれぞれ
与えられる。ＢＤＢＯを介してオペランド取出ブロツク
Ａ９へ転送されている諸ダブルワード中の衝突を避ける
ために、ＰＳＣＦ Ａ１３は、該ブロツクＡ９へ「ＰＳ
ＣＦ前進」信号Ａ２Ｂを送つている間は常に「ＰＳＣＦ
使用中」信号Ａ２Ａを上昇させる。次に、第１図の命今
復号ブロツクＡ１１とオぺランド取出ブロツクＡ９との
間で通信される諸信号を考察する。

既ｉこ説明したように、バスＡ３は２本の信号線Ｅ１８
及びＢ３６を含み、これらの線は追加命今の復号を条件
付きで禁止する。前者の信号線はＰＳＣＦ Ａ１３の使
用を必要とするどの命令も復号さるべきでないことを指
示し、後者の信号線はオペランド取出ブロツクＡ９の使
用を必要とするどの命令も復号さるべきでないことを指
示する。バスＡ４は、オペランドの取出を開始させる多
数の信号線Ａ４Ａ乃至Ａ４Ｈから成る。

ラツチ信号である「復号成功」信号Ａ４Ｂは、成功裡の
復号サイクルが生じたことを指示する。「アドレス加算
器出力」信号Ａ４Ａは、復号中の命今の有効アドレスを
与える。「オペランド長」信号Ａ４Ｃは、オペランド・
フイールド中にあるバイトの数より１だけ小さい８ビツ
トの２進値を与える。「ＳＳ第２復号サイクル」信号Ａ
４Ｊは、命令復号ブロツクＡ１１が６バイト長を有する
命令の第１復号を完了して、今や第２復号を行おうとし
ているとき、オンとなる。「行先取出」信号Ａ４Ｄは命
今により行先オペランドが取出されることを指示し、最
初のＡＯＰを直接的に開始させるとともに、１より多い
取出が必要である場合には行先制御（ＤＳＴ ＣＴＬ、
第２図）を作動させる。「行先取出」信号Ａ４ＤはＳＳ
命今の第１オペランドを取出すためにだけ使用され、主
記憶Ａ１６とは異なる境界へ位置合せすることは行わな
い。「ソース取出」信号Ａ４Ｅは命令によりソース・オ
ペランドが取出されることを指示し、最初のＡＯＰを直
接的に開始させるとともに、１より多い取出が必要であ
る場合にはソース制御（ＳＲＣＣＴＬ，第２図）を作動
させる。この信号Ａ４ＥはＳＳ命令の第２オペランドを
取出すために使用され、またより簡単な命令のオペラン
ドを取出すためにも使用される。「ＬＭ復号］信号Ａ４
Ｈは、当該命令がＬＭ命令であるとき、オンとなる。信
号Ａ４Ｇは、当該命今がＭＶＣ．ＮＣ．ＯＣ．ＸＣ又は
ＣＬＣ命今のいずれかであるとき、オンとなる。「命令
ビツト１１」信号Ａ４Ｆは、当該命令のビツト１１が１
であるとき、オンとなる。この信号は、ＬＭ命令につい
て、ロードさるべき最初の汎用レジスタが偶数又は奇数
番号のどちらを有するかを決定するために使用される。
「アドレス加算器出力」信号Ａ４Ａ及び「行先取出］信
号Ａ４Ｄはトリガ信号であつて、復号サイタルの間ｌこ
有意となる。残りの諸信号はラツチ信号であり、復号サ
イクルのラツチ時間（１／２サイクル後）の間に有意な
値を有する。次に、第１図の命令待ち行列ブロツクＡ１
２からオペランド取出ブロツクＡ９へ至るバスＡ５につ
いて説明する。

「０Ｐ分岐取得」信号Ａ５Ａはトリガ信号であつて、命
令待ち行列ブロツタＡ１２からＥＦ Ａ１５へ或る命令
が転送されようとしていることを指示する。これはこの
命今の第１実何サイクルの前に生せられる。［Ｑ出力ポ
インタ」信号Ａ５Ｂは２ビツトの２進カウンタであり、
実行さるべき次の命令がどの待ち行列位置から到来する
かを指示する。この信号Ａ５Ｂはフツチ信号であつて、
「ＯＰ分岐取得」信号Ａ５Ａに応答して、１ずつステツ
プする。「Ｑ入カポインタ］信号Ａ５Ｃは２ビツトの２
進カウンタであり、復号さるべき次の命令がどの待ち行
列位置に置かれるかを指示する。この信号Ａ５Ｃはラツ
チ信号であつて、「復号成功」信号Ａ４Ｂが或るＳＳ命
令の第１復号サイクルに対するものでない限り、該信号
Ａ４Ｂに応答して１ずつステツプする。第７図は、ＬＭ
及びＭＶＣ命今がどのようにして復号及び実行されるか
という１つのタイミング例を示す。

この例では、ＬＭ命令は待ち行列位置００に保持され、
ＭＶＣ命今は待ち行列位置０１に保持される。また第７
図は、この例について、「復号成功」信号Ａ４Ｂ、「Ｑ
入カポインタ」信号Ａ５Ｃ、「Ｑ出力ポインタ」信号Ａ
５Ｂ及び「ＯＰ分岐取得］信号Ａ５Ａのタィミング関係
を示す。次に、第１図のオペランド取出ブロツクＡ９と
ＥＦ Ａ１５との間に介存するバスＡ６及びＡ８につい
て説明する。

バスＡ６は２本の線Ａ６Ａ及びＡ６Ｂを含む。「Ａレジ
スタへの主記憶オペランド］信号Ａ６Ａは、ＥＦ Ａ１
５が他のＯＰに保持されたソース・データをＡレジスタ
ヘゲートすることを必要としていることを指示する。［
Ｂレジスタへの主記憶オペランド」信号Ａ６Ｂは、ＥＦ
Ａ１５が他のＯＰに置かれた行先データをＢレジスタ
ヘゲートすることを必要としていることを指示する。こ
れらの信号はともにトリガ信号であつて、データが必要
とされる１サイクル前に生ずる。バスＡ８は４本の線を
含む。

Ｒ・１はデータ・バスであつて、諸０ＰからＥＦ Ａ１
５中のＡ及びＢレジスタに至る。［Ａレジスタへの入カ
ゲート」信号Ｇ１７及び「Ｂレジスタへの人カゲート］
信号Ｇ１８はラツチ信号であつて、バスＡ８をＡ及びＢ
レジスタへそれぞれ入カゲートさせるためのものである
。バスＡ８の「Ｅクロツク停止」信号Ｓ２はトリガ信号
であつて、ＥＦ Ａ１５中のクロツク、すなわちＥクロ
ツクを停止させる。この信号Ｓ２がオンに転ずるのは、
ＰＳＣＦ Ａ１３からまだ得られていないデータをＥＦ
Ａ１５が必要とする場合である。第８図は、Ｅクロツ
クを停止させるための代表的な状況下におけるタイミン
グ例を示す。

プロセツサ・サイクル１の間に「Ａレジスタへの主記憶
オペランド」信号Ａ６Ａが受取られ、ＥＦＡ１５により
或るデータが必要とされていることを指示する。しかし
ながら、この例ではブロセツサ・サイクル４に至るまで
このデータを取出すためのＰＳＣＦ０）Ｃ２サイクルが
付勢されないので、該データはプロセツサ・サイクル５
の開始端まで利・用することができない。このことほブ
ロセツサ・サイクル１の間に認識され、かくてプロセツ
サ・サイクル２の間に［Ｅクロツク停止」信号Ｓ２がオ
ンに転じられ、かくてＥクロツクのパルス３がＯＺ禁止
される。

この禁止条件はその後２サイクルにわたつて持続し、前
記と同様の事象を生ぜしめる。「Ａレジスタへの入カゲ
ー目信号Ｇ１７はこの期間中オンに維持され、その間の
各サイタルごとにＡレジスタへの入カゲートを行わしめ
る。というのは、この入カゲート動作は停止式クロツク
では１よく自走式クロツクによつて制御されるからであ
る。プロセツサ・サイクル５の間に行われる最後の入カ
ゲートと同時に、必要なデータが利用可能になる。かく
て、このデータはその必要曲に応じて延長されたＥサイ
クルの終了間近にＡレジスタに現われる。命令待ち行列
ブロツクＡ１２は最大４個の命今を保持することができ
、そのうち１つの命令は実行中であり、残りの３つは実
行を待機中でもよい。

これらの命今は、ＥＦ Ａ１５が受諾可能になるとすぐ
に、命令待ち行列ブロツクＡ１２からＥＦＡ１５へ順次
に転送される。命令待ち行列ブロツクＡ１２からＥＦ
Ａ１５へ各命今が転送されるとき、このことを指示する
ために「０Ｐ分岐取得」信号Ａ５Ａが生ぜられる。この
信号Ａ５Ａはオぺランド取出ブロツクＡ９へ送られ、Ｅ
Ｆ Ａ１５における実行の開始に１サイクルだけ先行す
る。或る種の命令は１サイクルで実行することができる
のＣ、これらの命令が処理される場合、各サイクルごと
に命今待ち行列ブロツクＡ１２からＥＦＡ１５へ新しい
命令を転送することができる。ＥＦ Ａ１５は、諸命令
の実行を遂行するに必要なすべての論埋、たとえばオペ
ランドのシフト、加算等を遂行する論理を含む。この論
理は書込み町能な制御記憶によつて制御され、該制御記
憶はプロセツサが初期設定されるときにセツトされ、各
命令がどのように実行さるべきかを決定する処のマイク
ロプログラムを保持する。オペランド取出ブロツクＡ９
は本発明の要部であり、ＰＳＣＦＡ１３からオペランド
を事前に取出し且つそれらを必要に応じてＥＦ Ａ１５
へ転送するための論理を含む。オペランド取出ブロツク
Ａ９の動作は、オペランドの取出を必要とする命令が復
号される際に命令復号ブロツクＡｌｌから生ぜられる制
御信号によつて開始される。

オペランド取出ブロツクＡ９は、既に説明したように、
ＡＯＰ−Ａ乃至ＡＯＰ−Ｆを含む。これらＡＯＰの各々
はＰＳＣＦ５ＪＡ１３から要求された単一のダブルワー
ドをアドレスするとともに、それに応じて受取られた該
夕゛ブルワードをＥＦ Ａ１５が必要とするまでバツフ
アすることができる。

これらのＡＯＰは、オペランドの取出が必要となる都度
、一度に１つずつ割当てられる。多くの命令、特にＳＳ
命今及びＬＭ命今は複数の夕゛ブルワードを有するオペ
ランドの取出を要求することがあるから、オペランド取
出ブロツクＡ９には２組の制御、すなわちソース制御（
ＳＲＣ ＣＴＬ、第２図）及び行先制御（ＤＳＴ ＣＴ
Ｌ、第２図）が設けられる。これらの制御は命令復号ブ
ロツクＡ１１からの制御信号に応じてオンに転ぜられ、
これにより適当な数のＡＯＰの動作を開始させる。ＩＢ
Ｍシステム／３７０のアーキテクチヤには、主記憶Ａ１
６から取出されるオペランドの実際の順序がプログラム
によつて論理的に呼出される順序と同じでなければなら
ないという制約がある。

この理由で、オペランド取出ブロツクＡ９に再取出論理
（ＲＥ−ＦＴＨ ＬＧＣ、第２図）が設けられ、何らか
の埋由でオペランドの取出順序が乱されたとき該オペラ
ンドの再取出を行うために使用される。オペランド取出
ブロツクＡ９からＰＳＣＦ Ａ１３に至るバスＡ１は、
取出さるべきォペランドの仮想アドレスをＰＳＣＦ Ａ
１３へ送るためのアドレス線と、この取出がどのように
処理さるべきかを通知する制御線とを含む。ＰＳＣＦＡ
１３からオペランド取出ブロツクＡ９に至るバスＡ２は
、データを復帰させるためのダブルワード線と、データ
が利用可能となる時機又は当該取出が即時に処理できる
のか若しくは遅延されるのかを指示するための制御線と
を含む。オペランド取出ブロツクＡ９から命令復号ブロ
ツクＡ１１へ至るバスＡ３は主としてオペランド取出ブ
ロツクＡ９が使用中である場合を指示する数本の制御線
から成り、従つて命令復号ブロツクＡ１１は必要とあれ
ばこれを利用して後続命今の復号を禁止することができ
る。命令復号ブロツクＡ１１からオペランド取出ブロツ
クＡ９に至るバスＡ４は、当該命今について計算された
有効アドレスを送るためのアドレス線と、この命令につ
いて必要なオぺランド取出を開始させるための制御線と
を含む。命令待ち行列ブロツクＡ１２からオペランド取
出ブロツクＡ９へ至るバスＡ５は、どの命今が次ｏｔｉ
Ｉに実行されるかを指示する制御線を含むので、オペラ
ンド取出ブロツクＡ９はこれによりＥＦ Ａ１５がオペ
ランドを必要とする時機を知ることができる。

オペランド取出ブロツクＡ９からＥＦＡ１５へ至るバス
Ａ６は、それぞれの０ＰからＥＦ Ａ１５中のＡ及びＢ
レジスタヘ接続された８バイトのバスと、この情報をＡ
及びＢレジスタヘ入カゲートさせるための制御線と、Ｅ
Ｆ Ａ１５の必要とするデータがまだ利用可能でないと
きＥクロツクを停止させて該データを待機させる如き「
Ｅクロツク停止」線Ｓ２とを含む。ＥＦ Ａ１５からオ
ペランド取出ブロツクＡ９に至るバスＡ６は複数の入カ
ゲート線から成り、該線はＥＦ Ａ１５によつて追加の
夕゛ブルワードが必要とされていることをオペランド取
出ブロツクＡ９へ指示する。

第９Ａ図乃至第９Ｄ図は、主としてオペランド取出の開
始及び命令復号ブロツクＡ１１から受取られた信号の処
理に関係する幾つかの論理を示す。

線Ａ４Ｂは、所与の命令が命令復号ブロツクＡ１１で復
号されたサイクルのラツチ時間に［復号成夾信号を送る
。この信号Ａ４Ｂは、動作の開始に関係するオペランド
取出ブロツクＡ９中の他の部分にも送られる。この信号
Ａ４Ｂが受取られると同時に、他の諸信号が他の動作を
開始させるために受取られることがある。これらの信号
のうち、１−行先取出」信号Ａ４Ｄは当該命今の行先オ
ペランドの取出が行われることを指示し、「ソース取出
」信号Ａ４Ｅは当該命今のソース・オペランドの取出が
行われることを指示する。これと同時に、命令復号ブロ
ツクＡｌｌからのアドレスが利用可能となり、第１１図
のプロセツサ・アドレス・ラツチＤ１２へゲートされる
。またこれと同時に、第９Ｄ図において「命令ビツト１
１」信号Ａ４Ｆが与えられ、さらに第９Ｃ図において取
出さるべきオペランドのバイト数より１だけ小さい８ビ
ツトの［オペランド長」信号Ａ４Ｃが与えられる。ォペ
ランド取出ブロツクＡ９を開始させた 復号成功」信号
Ａ４Ｂが生ぜられた後のサィクルには、オペランド取出
ブロツクＡ９は、当該命令の要求を満たすために取出さ
れねばならない夕゛ブルワードの数を決定する必要があ
る。このため、オペランド取出ブロツクＡ９は、第９Ｃ
図の長さレジスタＢ１５へ供給される「オペランド長」
信号Ａ４Ｃの値と、当該命令が復号される際その後続サ
イクルのラツチ時間に第１１図のプロセツサ・アドレス
・ラツチＤ１２から線Ｄ２を介しで第９Ｃ図のプロセツ
サ・アドレス・レジスタＢ１６へゲートされるアドレス
の下位３ビツトとを使用する。このアドレスの下位３ビ
ットは夕゛ブルワード境界の左側にあるオペランドの第
１バイトを位置付ける。第９Ｂ図の「重複取出」信号Ｂ
１０は、ォペランドの第１ダブルワード位置から追加の
取出が遂行されねばならないときに生ぜられる。第９Ｃ
図のオペランド長加算器Ｂ１７から生ぜられる和のうち
線Ｂ１１に与えられるビツト２３乃至２８は、当該オペ
ランドについて取出されねばならないダブルワードの総
数より１だけ小さい「ダブルワード・カウント」信号を
有する。もしこの信号Ｂｌｌが零に等しいことが零検出
器Ｂ１８によつて検出されるならば、「復号成功」信号
Ａ４Ｂによつて直接に開始された最初の取出だけで十分
である。しかし、もしこの信号Ｂ１１が零でなければ、
この信号は第１３図のソース制御又は行先制御を作動さ
せ、当該オペランドについて必要とされる追加ダブルワ
ードの取出を行わしめる。追加のＡ０Ｐを開始させるた
めにソース制御及び行先制御をオペランド取出ブロツク
Ａ９に設けたのは、或る種のＳＳ命令が互いに独立した
２フイールドの取出を要求するということになる。

これらの命令については、前記制御は同時的に動作する
。ソース制御と行先制御の１つの相違点は、前者が主記
憶Ａ１６から取出されたオペランドの位置合せを遂行す
ることができるのに対し、後者は取出されたダブルワー
ドを常に１エンテイテイ（ｅｒ１ｔｌｔｙ）としてＥＦ
Ａ１５へ通過させるということにある。しかし、ソー
ス制御はダブルワードを任意のバイト境界へシフトする
ことができるので、互いに異なる２個の夕゛ブルワード
からのデータを１ｉＶＡのＯＰへアセンブルし、その結
果データを必要に応じてＥＦ Ａ１５へ供給することが
できる。ソース制御については、ＰＳＣＦ Ａ１３から
データが復帰されるときのオペランドのシフト量が決定
されるが、これは「復号成功」信号Ａ４Ｂのラツチ時間
に行われる。

ＬＭ命今の場合は、第９Ｄ図の３ビツト加算器Ｂ１９が
使用される。その右側入力Ｂ２０は１の補数化回路へ接
続され、該回路は線Ａ４Ｆを介して加えられるＬＭ命今
の［命令ビツト１１」信号（これはロードされる最初の
汎用レジスタが奇数番号を有するときオンの状態を示す
）とＯＯを連結する。加算器Ｂ１９の左側入力Ｄ２は、
第１１図のプロセツサ・アドレス・ラツチＤ１２から、
ＬＭ命令の有効アドレスの下位３ビツトを受取る。この
結果、ＥＦＡ１５中のＡレジスタに置かれるべきオペラ
ンドの第１バイトのバイト・アドレスが、該第１バイト
の主記憶Ａ１６におけるバイト・アドレスから減算され
る。つまり、加算器Ｂ１９の出力は当該オペランドが左
シフトさるべき量を指示するということである。加算器
Ｂ１９の位置２９から生ぜられる桁上げは、ＥＦ Ａ１
５・へ供給さるべき第１ダブルワード中のバイトの数が
、主記憶Ａ１６からの最初の取出中に得られるバイトの
数に等しいか又はそれより大きいことを指示する。この
特定の状況では、ソース制御によつて遂行される次の取
出は主記憶Ａ１６中の後絖ダブルワードＴ対象として行
われることになる。しかし、加算器Ｂ１９の位置２９か
ら桁上げが生じなければ、最初の入力ゲート時にＥＦ
Ａ１５へ供給されるバイトよりも多いバイトが最初の取
出の際に得られるということが指示される。これは重複
取出の状況である。第９Ｄ図の加算器Ｂ２１は、ＭＶＣ
．ＮＣ、０Ｃ．ＸＣ及びＣＬＣ命令のシフト量を決定す
る。その機能はＬＭ命令に関連して説明した加算器Ｂ１
９のモれと略同じであり、ただ右側入力Ｂ２２が第１オ
ペランドの下位アドレス・ビツトを受取るという点が相
違するだけである。これらの下位アドレス・ビツトはレ
ジスタＢ２３から得られ、該レジスタは当該命令の第１
オペランドに対する先の復号成功サイクル中にセツトさ
れている。加算器Ｂ２１及びＢ１９の出力は、ゲート信
号として機能する信号Ａ４Ｇ及びＡ４Ｈの制御下でレジ
スタＢ２４へゲートされ、該レジスタは復号に続くサイ
クルの開始時にこのシフト量を保持する。但し、信号Ａ
４Ｇは復号された命◆がＭＶＣ１ＮＣ．ＯＣ．ＸＣ若し
くはＣＬＣ命令であることを指示し、他の信号Ａ４Ｈは
復号された命令がＬＭ命今であることを指示する。もし
第９Ａ図のトリガＢ２６がオンで、当該復号サイクルが
ソース取出を開始させたことを指示するならば、レジス
タＢ２４（第９Ｄ図）に保持されたシフト量信号は３ビ
ツトのソース・シフト・バツフア・ラツチＢ２５へ入カ
ゲートされる。このようにして該ラツチＢ２５に置かれ
たシフト量信号は、ソース・オペランドの取出を必要と
する他の命今について新之しい「復号成功」信号Ａ４Ｂ
が得られるまで、そのままに留まる。第１３図からの「
ソース取出」信号Ｆ７によつて指示されるように、ソー
ス制御がソース取出を行うたびに、ラツチＢ２５中のシ
フト量信号はバスＢ１３．へゲートされる。トリガＢ２
６（第９Ａ図）からの「ソース・フイールド取出」信号
Ｂ９は、「復号成功」信号Ａ４Ｂに起因する最初の取出
のためにレジスタＢ２４に保持されたシフト量信号をバ
スＢ１３へ直接にゲートさせる。バスＢ１３の出力は、
後述する如く、ＡＯＰに関連するステータス・ビツトを
シフトする。ソース・シフト・バツフア・ラツチＢ２５
の出力へ接続された零検出器Ｂ２７及びレジスタＢ２４
へ接続された零検出器Ｂ２８は、フアネル回路を通して
線Ｂ１４へ供給される。この「零シフト量］信号Ｂ１４
はこのソース取出についてはシフトが遂行さるべきでな
いことを指示し、また特定のＡＯＰが取出を完了すると
すぐに、すなわち後続ＡＯＰの取出を待機せずに、その
ＯＰからのデータをＥＦ Ａ１５へ供給することを可能
にする。加算器Ｂ１９及びＢ２１から生ぜられる桁上げ
信号Ｂ４１及びＢ４２は第９Ｂ図のフアネル回路Ｂ２９
へ供給され、そこで遂行中の命令の型を指示する適当な
復号信号Ａ４Ｇ又はＡ４Ｈ及び「復号成功」信号Ａ４Ｂ
と組合わされ、これにより重複取出卜リガＢ３０をオン
に転じる。このトリガＢ３０は当該ソース・オペランド
について重複取出が遂行されねばならないことを指示し
、重複取出論理の制御並びに遂行さるべさ取出の回数を
決定するオペランド長加算器Ｂ１７へその出力を供給す
る。ＭＶＣ，．ＮＣ，．ＯＣ，．ＸＣ又はＣＬＣ命◆の
場合、重複取出条件はラツチＢ３２へ接続された線Ｂ３
１上の信号によつて指示される。これは特別の信号であ
つて、行先フィールド（第１オペランド）の全体が１ダ
ブルワードに包含されるときに、重複取出を抑止するた
めに使用される。このような場合、両オペランドが重複
取出を必要とするように位置合せされたとしても、かか
る重複取出を行う必要はない。ラツチＢ３２からの信号
Ｂノ３１はトリガＢ３３によつて制御することができる
。

トリガＢ３３は、ＳＳ命令の第１オペランドが１より多
いダブルワードを有する場合、該命寺の第１復号サイク
ル中にセツトされる。ラツチＢ３２がセツトされるのは
、トリガＢ３３がオンである場合か又はトリガＢ３４が
オンで且つ信号Ｂ１２が１より多い夕゛ブルワードが供
給されることを指示する場合である。トリガＢ３４がセ
ツトされるのは、「復号成功」信号Ａ４Ｂが存在し、Ｍ
ＶＣ，．ＮＣ，．ＯＸ，．ＸＣ又はＣＬＣ命令のいずれ
かが復号されており且つ当該サイタルがこのような命◆
の第２復岩サイクルでない場合である。ラツチＢ３２及
びトリガＢ３３は、それらをリセツトさせるような次の
「復号成功」信号Ａ４Ｂが生ぜられるまで、そのままオ
ンに留まる。線Ｂ４乃至Ｂ７上の信号はトリガ信号であ
り、所与のＡＯＰが開始されるサイクルの間に有意とな
る。

これらの信号は、このＡＯＰによつて遂行さるべき動作
に関係する情報を供給する。「第１取出」信号Ｂ４は現
在の取出が主記憶Ａ１６の特定のフイールドから取出さ
れつつあるオペランドの最初のものであることを指示し
、「最終取出」信号Ｂ５は現在の取出がこのオペランド
の最後のものであることを、「行先取出」信岩Ｂ６は現
在の取出が行先制御によつて行われていることを、そし
て「ソース取出」信号Ｂ７は現在の取出がソース制御に
よつて行われていることをそれぞれ指示する。信号Ｂ６
又はＢ７のいずれか一方は、これらのすべての取出につ
いてオンとなる。信号Ｂ４及びＢ５は、順欠の取出位置
に依存して、いずれかの組合せでオンとなる。第１２図
から加わる「再取出優先」信号Ｅ８は、当該サイタルの
間にアドレス増数器Ｄｌｌ（第１１図）が再取出を遂行
するために使用されていることを指示する。

これは遂行町能な最高優先順位の動作である。信号Ｅ８
は、アドレス増数器ラツチＤ１０（第１１図）からアド
レスが取られるように「アドレス加算器をＰＲＡＬへゲ
ート」信号Ｂ１をオフに転じ、またラツチ時間に［取出
要求」信号Ｂ２をオンに転じてＰＳＣＦ Ａ１３へ取出
要求を指示させる。［ソース／行先優先」信号Ｅ７は、
或るサイクルの間にソース制御又は行先制御のいずれか
が取出のためにアドレス増数器Ｄ１１を使用しているこ
とを指示する。これは第２の優先順位を有する動作であ
る。またこの信号Ｅ７は、アドレス増数器Ｄ１１からア
ドレスが取られるように、信号Ｂ１をオフに転じる。さ
らにこの信号Ｅ７は、ＰＳＣＦ Ａ１３への「取出要求
」信号Ｂ２をラツチ時間にオンに転じるとともに、この
取出のために或るＡＯＰが開始されるように「ＡＯＰ開
始］信号Ｂ３をオンに転じる。もし命令復号ブロックＡ
ｌｌから加０る「行先取出」信号Ａ４Ｄ及び「ソース取
出」信号Ａ４Ｅの一方が「復号成功］信号Ａ４Ｂと同時
にオンとなるならば、これに応じて信号Ｂ２及びＢ３が
オンに転じられる。しかし、信号Ｂ１はオンに転じない
ので、アドレスはアドレスカロ算器Ｄ１３（第１１図）
から取られない。第１０Ａ図及び第１０Ｂ図に示す論埋
は、使用申状態にあるＡＯＰのトラツクを維持するとと
もに、必要に応じて開始さるべき次のＡＯＰを決定する
。

破線で囲まれた回路Ｃ（Ａ）乃至Ｃ（Ｄの各々は、開始
トリガと、使用中トリガと、ＡＯＰの各々に対応するラ
ツチとを含む。以下では回路Ｃ（Ａ）について説明する
が、これは他の回路Ｃ（８）乃至Ｃ（ト）についてもあ
てはまる。回路Ｃ（Ａ）に設けられた使用中トリガＣ２
０及び使用中ラツチＣ２１は、ＡＯＰ−Ａに対応する使
用中トリガ及び使用中ラツチである。これらはＡＯＰ−
Ａが使用中であるときオンとなり、ＡＯＰ−Ａが割当て
られておらず従つて利用可能であるときオフとなる。こ
れらをオンに転ずる信号はＡＮＤ回路Ｃ２２から到来し
、該回路は第９Ａ図から加わる「ＡＯＰ開始」信号Ｂ３
及びＡＯＰ−Ａが次に使用されることを指示する復号器
Ｃ２３の出力Ａによつて作動される。ＡＮＤ回路Ｃ２２
の出力はそれと同時に開始トリガＣ２４をオンに転じ、
該トリガはＡＯＰ−Ａが開始されている１サイタルの間
オンとなる。［ＡＯＰ−Ａリセツト」信号Ｋ１は、ＡＯ
Ｐ−Ａがもはや必要でなくなつたとき１サイクルの間オ
ンになり、使用中ラツチＣ２１及び使用中トリガＣ２０
をセに転じてＡＯＰ−Ａが今や割当てられていないこと
を指示させる。ラツチＣ２１がオンであると、これに応
じて［アドレス増数器をＯＡＲ−Ａへゲート」信号Ｃ７
及び「アドレス加算器をＯＡＲ−Ａへゲート」信号Ｃ１
３が禁止される。第１１図を参照する１こ、信号Ｃ７及
びＣ１３はアドレス増数器ラツチＤ１０又はアドレス加
算器ラツチＤ９からＡＯＰ−ＡにあるＯＡＲ−Ａへの入
カゲートをそれぞれ制御する。もし使用中ラツチＣ２１
がオフであれば、信号Ｂ１の状態に依存して信号Ｃ７又
はＣ１３のいずれか一方が出力され、かくてアドレス増
数器ラツチＤ１０又はアドレス加算器ラツチＤ９のいず
れかがＯＡＲ−Ａへ入力ゲートされる。従つて、或るＡ
ＯＰが使用中でなければ、そのＯＡＲは、信号Ｂ１の状
態に依存して第１１図のアドレス増数器ラツチＤ１０又
はアドレス加算器ラツチＤ９から各サイクルごとに入カ
ゲートされうる。然る後、このＡＯＰが開始されるとき
、この入カゲートが停止されるので、入カゲートされた
最後の値はこのＡＯＰが必要とするオペランド・アドレ
ス値である。回路Ｃ（Ａ）について前記した構成及び動
作は、ＡＯＰの各々についても同様である。第１０Ａ図
の回路Ｃ２５乃至Ｃ２７は開始トリガＣ２４及び使用中
トリガＣ２０の状態を調べ、そして第９Ａ図からの「Ａ
ＯＰ開始」信号Ｂ３が活勢である場合には、どのＡＯＰ
が次のサイクルで開始さるべきかを決定する。

これらの回路の動作は、まずＡＯＰ−Ａを調べそれが使
用可能であれば使用し、さもなければ次にＡＯＰ−Ｂを
調べそれが使用町能であれば使用するという手順を、Ａ
ＯＰ−Ｆに至るまで順次に行う。回路Ｃ２５乃至Ｃ２７
はビツト０乃至２から成る３ビツトのＩＤ（識別子）を
供給し、これにより次に使用さるべきＡＯＰを指示する
。簡単のために「次のＩＤｌと呼ばれるこのＩＤはその
値２がＡＯＰ−Ａを指示し、値３がＡＯＰ・「Ｂを指示
し、以下同様に値７がＡＯＰ−Ｆを指示する々目く符号
化されている。このようにして発生された「次のＩＤ」
は使用ＩＤラツチＣ２８に置かれ、該ラツチはこの「次
のＩＤ」を復号器Ｃ２３へ戻す。こうすることにより、
「ＡＯＰ開始」信号Ｂ３が受取られたとき、ォンに転ぜ
られるべき開始トリガ及び使用中トリガを決定すること
ができる。所与のＡＯＰを識別するＩＤの符号化は、本
発明の実施態様を通して標準化されている。

復号器Ｃ２３の出力Ａ乃至Ｆは２進のＩＤコード０１０
乃至１１１（すなわち１０進の２乃至７）にそれぞれ対
応する。この実施態様におけるすべての復号器及び符号
器には、これと同じ規則が適用される。第１１図は、オ
ペランド取出ブロツクＡ９における仮想アドレスの処理
を示す。

そこにはＡＯＰーＡ乃至ＡＯＰ−Ｆにそれぞれ設けられ
た６個のＯＡＲ、すなわちＯＡＲ−Ａ乃至０ＡＲ−Ｆが
図示されている。これらのＯＡＲは、第１０Ａ図及 ３
び第１０Ｂ図から加わる信号Ｃ７乃至Ｃ１８の制御下で
、アドレス加算器ラツチＤ９又はアドレス増数器ラツチ
ＤｌＯから人カゲートされうる。オペランド取出ブロツ
クＡ９のアドレス加算器ラッチＤ９によつて受取られる
有効アドレスはア ｌドレス加算器出力線Ａ４Ａを介し
て命令復号ブロツクＡ１１から供給され、該ブロツクは
命今が復号されたときその有効アドレスを計算する。と
いうのは、アドレス加算器Ｄ１３は実際には命今復号ブ
ロツクＡ１１の一部として設けられているからである。
アドレス加算器ラツチＤ９にあるアドレスはアドレス加
算器Ｄ１３から与えられ、オペランド取出ブロツクＡ９
の内部におけるアドレスの処理を表わす。

オペランド取出ブロツクＡ９が適当なＯＡＲ中のアドレ
スによつて要求されるオペランドの再取出を必要とする
場合、アドレス増数器Ｄ１１は該０ＡＲからプロセツサ
・アドレス・ラツチＤ１２へアドレスを与えるための通
路として使用される。この場合、信号Ｆ３０は不在でこ
のアドレスには何も加算されｒ，また信号Ｂ１も不在で
あるからこのアドレスはプロセツサ・アドレス・ラツチ
Ｄ１２へゲートされる。かくて、このアドレスは変更さ
れないでそのままＰＳＣＦ Ａ１３へ再送される。この
目的は既に開始されたＡＯＰについて取出を反復するこ
とにあるから、他のＡＯＰは開始されない。アドレス増
数器Ｄｌｌの他の目的は、ソース制御又は行先制御によ
つて、使用中でないＡＯＰを開始させるためのアドレス
を供給することにある。この場合、ソース制御又は行先
制御によつて最後に開始されたＡＯＰ００ＡＲはアドレ
ス増数器Ｄ１１へゲートされ、さらにＰＳＣＦ Ａ１３
へ新しい取出要求を供給するためにプロセツサ・アドレ
ス・ラツチＤ１２へゲートされ、また次のＡＯＰを開始
させるためにアドレス増数器ラツチＤｌ０にもゲートさ
れる。ソース制御又は行先制御がこのようにしてアドレ
ス増数器Ｄ１０を普通に使用している場合、信＠Ｆ３０
がオンとなつて（夕゛ブルワード中の８バイトを表つわ
す）８がアドレスヘ加算されるから、次の上位ダブルワ
ードから取出が行われることになる。

この例外は信号Ｆ３０が不在となるような重複取出の場
合であり、ここでは同一ダブルワードが再び取出される
。既に説明した信岩Ｂ１はアドレス加算器Ｄ１３をフ０
ロゼンサ・アドレス・ラ゛ンチＤ１２へゲートするため
の信号であつて、該ラツチＤ１２へのアドレスがアドレ
ス加算器Ｄ１３又はアドレス増数器Ｄ１１のいずれから
取られるのかを制御するとともに、アドレス加算器ラツ
チＤ９又はアドレス増数器ラツチＤ１０のいずれがＯＡ
Ｒヘ入カゲートされるのかを制御する。第１２Ａ図及び
第１２Ｂ図の論理は、第１１図のアドレス増数器Ｄｌｌ
へアドレスを出力ゲートすべきＯＡＲを制御する。

「０ＡＲゲート」線Ｅ１乃至Ｅ６はＯＡＲ−Ａ乃至０Ａ
Ｒ−Ｆの出力ゲートへそれぞれ接絖され、そして優先回
路を構成するフアネル回路Ｅ１０乃至Ｅ１５へ接続され
たゲート制御トリガから信号をそれぞれ受取る。「ＡＯ
Ｐ再取出」信号Ｊ１乃至Ｊ６は第１７Ｂ図から受取られ
、ＡＯＰ−Ａ乃至ＡＯＰ−Ｆの各々に対する再取出動作
を指示する。これらの信号Ｊ１乃至Ｊ６のうち唯１つだ
けが一時にオンとなることが可能であり、そして或る信
号がオンとなつた場合には、これに応じて第１２Ａ図の
「０ＡＲゲート」信号Ｅ１乃至Ｅ６のうち対応する信号
がオンに転じられ、またＯＲ回路Ｅ９の出力がオンとな
つてフアネル回路Ｅ１０乃至Ｅ１５への他の全入力をデ
ゲートさせる。さらｌこ再取出優先トリガＥ１６もオン
とばり、線Ｅ８を介して当該サイクルの間にアドレス増
数器Ｄｌ１（第１１図）が再取出のために使用されてい
ることを指示する。もし「ＡＯＰ再取出」信号Ｊ１乃至
Ｊ６の或るものがオンでなければ、アドレス増数器Ｄ１
１をソース制御及び行先制御によつて使用することがで
きる。もしこれらの制御のうちいずれか一方がアドレス
増数器Ｄ１１の使用を必要とすれば、該制御は第１３Ｂ
図の「行先１Ｄ使用」信号Ｆ１、「ソースＩＤ使用」信
号Ｆ３又は［次の１Ｄ使用］信岩Ｆ４をオンに転ずる。
信号Ｆ１は行先制御が新しいＡＯＰ（７）開始を必要と
するときにオンに転じ、これにより第１５図からの線Ｇ
６に「先行行先ＩＤ」を有するＯＡＲをアドレス増数器
Ｄｌｌへゲートさせる。同様に、信号Ｆ３はソース制御
が新しいＡＯＰの開始を必要とするときオンに転じ、こ
れにより第１５図からの線Ｇ４に「先行ソースＩＤ」を
有するＯＡＲをアドレス増数器Ｄｌｌへゲートさせる。
ソース制御だけが１サイクルの速度で新しいＯＡＲを開
始させることができるが、このためには特別の動作が必
要である。この場合、第１０Ａ図からの「次のＩＤ］信
号Ｃ１９によつて識別されたＡＯＰがアドレス増数器Ｄ
ｌｌへゲートされるように、ソース制御によつて（信号
Ｆ３のかわりに）信号Ｆ４が上昇される。信？１９は開
始されんとしているＡＯＰの■Ｄを含み、そしてこの「
久のＩＤ」は線Ｇ４上の「先行ソースＩＤ」のかわりに
使用される。というのは、１サイクルの速度で動作して
いる場合、先に開始されたＡＯＰ（７）ＩＤが「先行ソ
ースＩＤ」信号Ｇ４を獲得するには十分な時間が無いか
らである。第１２Ａ図のソース／行先優先トリガＥ１７
がオンに転ずると、これは当該サイクル中にソース制脚
又は行先制御によつてアドレス増数器Ｄｌｌが使用され
ていることを指示する。このトリガＥ乏１７がオンに転
ずるのは、「ソース／行先優先要求」信号Ｆ２が存在し
且つＯＲ回路Ｅ９へ供給される「ＡＯＰ再取出］信号Ｊ
１乃至Ｊ６が存在しない場合である。第１３Ａ図乃至第
１３Ｄ図は、ソース制御及び２行先制御を示す。

これらの図面に示された主要な制御論理は、特定のフイ
ールドを取出すために１より多いＡＯＰが必要であると
き、追加ＡＯＰの開始を制御する。「１より多い夕゛ブ
ルワード］信号Ｂ１２が、主たる制御を与える。ソース
取出を３必要とする命令が復号された後のサイクルにこ
の信号Ｂ１２が存在していれば、「ソース・フィールド
取出］信号Ｂ９はラツチＦ１０及びトリガＦ１１をセツ
トする。このラツチＦ１０及びトリガＦｌ１は、このソ
ース・フイールドの取出が継続３．する限り、オンに留
まる。また信号Ｂ９はソース・カウント・ラツチＦ１２
を制御し、これにより当該オペランドについて取出すこ
とが必要な夕゛ブルワードの総数より１だけ小さい「夕
゛ブルワード・カウント」信号Ｂ１１を該ラツチヘ入カ
ゲートさ ４ｆせる。次いで、この信号Ｂ１１は各サイ
クルごとに加算器Ｆ１３及びソース・カウント・トリガ
Ｆ１４を通してソース・カウント・ラツチＦ１２へ戻さ
れる。普通の場合、ラツチＦ１２のカウン卜信号は加算
器Ｆ１３によつては変更されない。しかし、もしソース
取出ラツチＦ２１（第１３Ｄ図）からの「ソース取出］
信号Ｆ８がオンとなつて新しいソース取出が開始された
ことを指示するならば、信号Ｂ１１は加算器Ｆ１３で１
だけ減数される。零検出器Ｆ１５はソース・カウント・
ラツチＦ１２のビツト２３乃至２７へ接続され、この信
号Ｂ１１が１まで減数されたときその出力を供給し、よ
つて１回だけの取出が残つていることを指示する。この
取出が行われた場合、零検出器Ｆ１５の出力と信号Ｆ８
の組合せによりＡＮＤ回路Ｆ１６から出力が生じ、ソー
ス・リセツト・トリガＦ１７をオンに転じる。これによ
りソース制御のオペランド取出が終了したことが指示さ
れ、そしてソース活勢ラツチＦ１０がリセットされる。
ソース・リセツトトリガＦ１７がオンになると、これに
応じて「ソース／行先最終取出］信号Ｆ６が送られ、こ
のサイタルに開始されているＯＡＲが最終取出のための
ものであることを指示する。システム中のデツドロツク
を防止するには、ソース制御又は行先制御の一方により
割当てることができるＡＯＰの数を制限して他方の制御
によるＡＯＰの獲得をロツク・アウトしないようにする
ことが必要である。

この制限を実現するため、ＡＯＰの谷々についてステー
タス・ビツトを維持し、どのＡＯＰがソース取出又は行
先取出のために使用されているかを記録することが行わ
れる。信号Ｎ５は２個のＡＯＰがソースのために割当て
られることを指示し、信号Ｎ４は３個のＡＯＰがソース
のために割当てられることを指示する。これらの信岩は
ソース取出ラツチＦ２１からの信＠Ｆ２１と組合わされ
、ソース取出のために３個のＯＡＲが割当てられること
を指示するためにフアネル回路Ｆ３２から出力を生ぜし
める。この出力は、行先活勢ラツチＦ３０がオンである
とき、ソース制限トリガＦ２０をオンに転ずる。行先制
御のための同様の論理は、３個以上の０ＡＲが行先取出
のために割当てられるとき、行先制限トリガＦ１９をオ
ンに転ずる。

この動作は、ソース活勢ラツチＦ１０のオン状態によつ
ては条件付けられない。このように、この点における両
制御の動作が異なるのは、ＭＶＣ命令やＬＭ命令の如き
命令について行先制御が活勢でなくても、ソース制御は
ランすることがあるからである。逆に、行・先制御は、
ソース制御がランしていなければ、決してランしない。
制限トリガＦ１９又はＦ２０の一方がオンであれは、そ
れに関連するソース制御又は行先制御はそれ以上ＡＯＰ
を開始させることができない。優先回路Ｆ２２は、アド
レス増数器Ｄ１１（第１１図）を次に使用することがで
きるのがソース制御又は行先制御のどちらであるかを決
定する。

この回路によつて調べられるものには、ソース活勢トリ
ガＦ１０及び行先活勢トリガＦ３０、行先制限トリガＦ
１９及びソース制限トリガＦ２０、アドレス増数器トリ
ガＦ２７、「ソース／行先優先」信岩Ｅ７並びに「ＰＳ
ＣＦ使用中］信岩Ａ２Ａがある。実現されたアルゴリズ
ムに従つて、もしソース制御及び行先制御の両者が使用
甲であれば、それらの制御は１つおきのサイクルごとに
動作することを許され、そしてどちらの制御も先行サイ
クルに動作しなかつたならば、行先制御に優先権が与え
られる。もし行先制御が活勢でなければ、ソース制御が
各サイクルごとに動作することを許される。もし行先制
御が後続サイクルにアドレス増数器Ｄｌ１を使用するの
であれば、優先回路Ｆ２２の出力はラツチＦ２３をオン
に転ずる。

もしソース制御が後絖サイクルにおいてアドレス増数器
Ｄ１１を使用することになつており且つ該制御が現サイ
クル中にこのアドレス増数器Ｄ１１を成功裡に使用しな
かつたならば、ラツチＦ２４がオンに転ぜられる。もし
ソース制御がアドレス増数器Ｄｌ１を現サイクルで成功
裡に使用し且つ該増数器を仄のサイクルで再び使用する
のであれば、そのときにはラツチＦ２５がオンに転ぜら
れる。これらのラツチから得られる信号Ｆ１、Ｆ３及び
Ｆ４は第１２Ａ図及び第１２Ｂ図のゲート制御論理へ供
給されて適当なＯＡＲからアドレス増数器Ｄｌｌへのゲ
ートを制御し、「ソース／″行先優先要求」信岩Ｆ２は
第１２図のソース／行先優先トリガΣ１７へ供給されて
ソース制御又は行先制御が優先権を必要としていること
を指示せしめる。もしラツチＦ２４又はＦ２５がオンに
なれば、ソース・アドレス増数器トリガＦ２７はこれら
のラツチヘ接続されたＯＲ回路の出力信号Ｆ２６によつ
てオンに転じられる。

高優先順位の再取出動作が遂行されなかつた場合、この
トリガＦ２７はアドレス増数器Ｄ１１がソース・オペラ
ンドのために使用されていることを指示する。もしこの
トリガＦ２７のオンと同時にソース・リセツｌ゛・卜リ
ガＦ１７がオンとなるか、又は「ＰＳＣＦ使用甲」信岩
Ａ２Ａが受取られ、或いはもし［ソース／行先優先」信
号Ｅ７がオフであれば、このラツチＦ２７の出力はＡＮ
Ｄ回路Ｆ２８で阻止される。もしこの出力が阻止されな
ければ、ソース・オぺランドのために或るＡＯＰが開始
され、またソース取出ラツチＦ２１がオンとなつてこの
ことを指示する。このラツチＦ２１からの信号Ｆ８及び
該ラツチヘ接続されたソース取出卜リガからの「ソース
取出」信号Ｆ７は、この要求に関連するＡＯＰを止常に
開始させるために使用される。ソース・オペランドの取
出について説明したものと同様の回路が、行先オペラン
ドの取出についても設けられ、それと同様の態様で使用
される。

両者が相違する処は、行先制御は１サイタルの速度では
動作することができず、しかも常に３個のＡＯＰに制限
されるのに対し、ソース制御は１サイクルの速度で動作
町能であつて、行先制御が活勢でなければ６個のＡＯＰ
全部を使用することができるという点にある。第１４図
において、行先１ＤトリガＧ１０は、ＥＦ Ａ１５へ供
給さるべき次の行先データを有するＡＯＰ０１Ｄ，すな
わち「次の行先１Ｄ」を保持する。

各命今の実行開始時に、「ＯＰ分岐取得」信号Ａ５Ａは
、ラツチＧ１４から行先１Ｄ卜リガＧ１０への入カゲー
トを行わしめる。もしこの命令について行先取出が遂行
されたならば、当該制御は、０Ｐ分岐取得サイクルの間
にチエーンにおける最初の行先ＡＯＰの■Ｄ、すなわち
「次の行先１Ｄ」を線Ｍ２に供給する。次いで、ＥＦＡ
１５が行先データの夕゛ブルワードを受取る準備を完了
すると、これは「Ｂレジスタへの主記憶オペランド」信
号Ａ６Ｂを与える。この結果、行先ＩＤトリガＧ１０は
ゲートＧ１１を介して出力ゲート制御ラツチＧ１２へゲ
ートされ、そしてその「現に出力ゲートされるＡＯＰ０
１Ｄ」出力Ｇ３はこのＩＤによつて選択されたＡＯＰ中
のＯＰをＥＦ Ａ１５のＡ及びＢレジスタに至るバスヘ
ゲートさせる。もしこのデータが実際にＰＳＣＦＡ１３
から再び受取られなかつたならば、ラツチＧ１２への入
カゲートを制御する信号Ｇ１５は後続サイクル中にＥク
ロツクが停止される間このラツチの内容をそのまま保持
させるので、当該０ＰはそのデータをＥＦ Ａ１５が受
取るまで継絖的に出力ゲートすることができる。またラ
ツチＧ１２の出力信号Ｇ３はオペランド取出論理へ供給
され、該論理は行先チエーンにおける次のＯＰを決定す
るとともに、「次のＩＤ」信号Ｐ１を復帰させてそのデ
ータをＥＦ Ａ１５へ送らせるようにする。この信号Ｐ
１は、「Ｂレジスタへの主記憶オペランド」信号Ａ６Ｂ
により、行先１ＤトリガＧ１０へ入カゲートされる。も
しＥタロツクがＡＮＤ回路Ｇ１３によつて停止されてい
るならば、データが利用可能となるまで、行先１Ｄトリ
ガＧ１０への入カゲートが禁止される。この動作の完了
時に、最初のＯＰ，の行先データはＥＦ Ａ１５へ供給
されており、また行先１ＤトリガＧ１０もチエーンの次
のＡＯＰをポイントするように更新されているので、Ｅ
Ｆ Ａ１５が他の入カゲートを通知するとき、ＥＦ Ａ
１５は行先チエーンにおける次のＯｐの内容を受取るこ
とになる。

ソースＩＤトリガＧ１６も同様に動作するが、ただこの
トリガは当該命令について遂行されたソース取出のサー
ビスを与えるという点が異なる。この相違点の理由とし
ては、或る命今についてソース取出が遂行される場合、
オペランド取出論理は、ＥＦ Ａ１５からの明示的信号
を要することなく、その実行開始時にＡレジスタへの最
初の入カゲートを自動的に遂行するということが挙げら
れる。このことは「０ｐ分岐取得」信号Ａ５Ａによつて
生ぜられ、該信号は「欠のソースＩＤ」信号Ｍ１を出力
ゲート制御ラツチＧ１２へ直接にゲートせしめるととも
に、この信号Ｍ１の値が零でなければラツチＧ１９をオ
ンに転じて線Ｇ１７に信号を生ぜしめ、これによつて当
該０ＰをＥＦ Ａ１５中のＡレジスタヘ出力ゲートさせ
る。行先オペランドについて説明したと同様に、出力ゲ
ート制御ラツチＧ１２の出力信号Ｇ３はオペランド取出
論理へ加わり、該論理はチエーン中の「次のＩＤ」信号
Ｐ１を供給し、この信号はラツチＧ１９によつてソース
ＩＤトリガＧ１６へ入カゲートされる。Ｅクロツクを停
止させる動作は行先オペランドのそれと同じであり、そ
してＥＦ Ａ１５中にあるＡレジスタへの後絖オペラン
ドの入カゲートは「Ａレジスタへの主記憶オペランド」
信号Ａ６Ａによつて通知されるので、これにより行先１
Ｄのそれと同じ動作が行われる。

第１５図において、行先ソース・ラツチＧ２０及び先行
ソース・トリガＧ２１は、ソース制御によつて現に生成
されている処のチエーンで最後に開始されたＡＯＰ（７
）ＩＤを保持する。

普通の場合、「ソース取出」信号Ｂ７がなければ、この
先行ＡＯＰ（７）ＩＤはトリガＧ２１からゲートＧ２２
を通してラツチＧ２０へ帰還されるので、このＩＤはこ
のラツチＧ２０及びトリガＧ２１で無限に保持される。
これに対し、「ソース取出］信号Ｂ７が生ずる場合は、
「最終取出」信号Ｂ５がオンでゲートＧ２３を阻止させ
ない限り、この信号Ｂ７はゲートＧ２３を作動させるの
で、線Ｔ２にある開始中八ＯＰ０１Ｄ（Ｃ１ １Ｄ）が
ラツチＧ２０へゲートされることになる。各ＡＯＰの制
御によつて保持されるステータス情報の内には、チエー
ンにおける先行ＡＯＰ０）ＩＤ、すなわち「先行ＩＤｌ
が含まれる。この「先行１Ｄ」は線Ｇ８を介してＡＯＰ
制御へ供給される。ソース制御については、これがチエ
ーンの最初の取出でない限り、従つて「第１取出」信号
Ｂ４がオンでゲートＧ２４を阻止させない限り、この「
先行１Ｄ」は「ソース取出］信号Ｂ７の制御下でゲート
Ｇ２４を通して線Ｇ８へゲートされる。かくて、チエー
ン中の最初のＡＯＰは「先行１Ｄ」として零を有するの
に対し、チエーン中の他のＡＯＰは先行ＡＯＰがどれで
あるかを指示する有意な「先行１Ｄ」を有する。光行行
先ラツチＧ２６及び先行行先トリガＧ２７も同様の態様
で勤作する。ＩＢＭシステム／３７０のアーキテクチヤ
がプロセツサの動作に課す制約には、命＋６ｎ″に対す
るすべてのオペランド取出が命◆４ｎ＋１゛に対する任
意のオペランド取出の前に遂行されねばならないという
ものと、複数の夕゛ブルワードにわたるオペランドを有
するような命令については、オペランドの取出は最ド位
から最上位へ順次に遂行されねばならないというものが
ある。

オペランド取出論理がこのように構成されていると、谷
オペランドを取出すために使用されるＡＯＰはアーキテ
クチヤ的に正しい順序で開始されることになる。

しかし、或るデータは千ヤツシユから利用することがで
き、また他のデータは主記憶Ａ１６からの取出を必要と
することがあるので、谷ダブルワードのみかけの取出順
序はＡＯＰの開始順序とは異なることがある。この理由
で、後述するように順序付け拒否と呼ばれる機構がオペ
ランド取出ブロツクＡ９に設けられる。それぞれの取出
が正しい順序で遂行されることを保証するには、諸ＡＯ
Ｐが最初はどのような順序で開始されたかを記憶するこ
とが必要である。第１６Ａ図乃至第１６Ｄ図に示すＬＲ
Ｕ（ＬｅａｓｔＲｅｃｅｎｔｌｙＵｓｅｄ）論理はこの
機能を遂行する。１５個のラツチＨ１３乃至Ｈ２７の各
々はＡＯＰの異なる対にそれぞれ対応する。

たとえば、ラツチＨ１３について説明すると、これはＡ
ＯＰ−Ｂの開始時にセツトされ、そしてＡＯＰ−Ａの開
始時にリセツトされる。もし任意の時間にラツチＨ１３
がオンであれば、これはＡＯＰ−ＢがＡＯＰ−Ａよりも
後に開始されたことを指示し、従つて再取出が遂行され
る場合には、ＡＯＰ−ＡがＡＯＰ−Ｂよりも高い優先順
位を有することになる。これに対し、もしラツチＨ１３
がオフであれば、事態は前記と全く反対である。フアネ
ル回路Ｈ２８乃至Ｈ３３の各々は、ＡＯＰ−Ａ乃至ＡＯ
Ｐ−Ｆの各々が再取出を必要としていることを指示する
第１７Ｂ図からの「ＡＯＰ再取出要求」信号Ｊ７乃至Ｊ
１２をそれぞれ受取る。この再取出が必要となるのは、
前記したように順序を外れた取出があつたためか、又は
ＰＳＣＦ Ａ１３によつて取出が拒否されたためである
。フアネル回路Ｈ２８の出力は、他のＡＯＰが高い優先
順位を有していて再取出を必要としているために、ＡＯ
Ｐ−Ａが現時点では再取出を許可されないことを指示す
る。

この状態が存在するのは、ＡＯＰ−Ｂが再取出を必要と
し且つＡＯＰ−Ａより高い優先順位を有していたり、又
はＡＯＰ−Ｃが再取出を必要とし且つＡＯＰ−Ａより高
い優先順位を有している場合等である。フアネル回路Ｈ
２９乃至Ｈ３３は、ＡＯＰ−Ｂ乃至ＡＯＰ−Ｆについて
これと同じ機能を遂行する。第１７Ａ図及び第１７Ｂ図
に示す論理の主たる目的は、再取出を必要とするＡＯＰ
のトラツタを維持することと、その再取出の正しい時間
になるとき適当な再取出信号を発生することである。

「Ｃ２ １Ｐ」信号Ｔ４は、ＰＳＣＦのＣ２サイクｊル
を有するＡＯＰを識別する。

ここで、Ｃ２サイクルとは、ダブル・ノ一ドが送られて
いること又は取出要求が遅延若しくは拒否されたことを
ＰＳＣＦＡ１３が通知するような時間である。この信号
Ｔ４は復号器Ｊ１３へ供給され、そこから前記ＡＯＰへ
の出力が生ぜられる。ＡＯＰ−Ａが「Ｃ２ １Ｄ］信号
Ｔ４１ごよつて識別されるものとすると、Ｃ２サイクル
の間に線Ｊ１４に信号が生ぜられる。もしこのＣ２サイ
クルの間に［遅延取出拒否」信号Ａ２Ｃが存在するか又
はＰＳＣＦ Ａ１３から「取出遅延」信号Ａ２Ｄ力性ぜ
られる場合、或いはオペランド取出ブロツクＡ９で１順
序付け拒否」信号Ｋ７が発生される場合、０Ｒ回路Ｊ１
６はＡＮＤ回路Ｊ１５へ出力を与え、該ＡＮＤ回路はま
た線Ｊ１４上の信岩を受取ってＡＯＰ−Ａ再取出要求ラ
ツチＪ１７をオンに転ｒる。もしＣ２サイクルの間に「
取出遅延」信号Ａ２Ｄが存在するか、又は「遅延取出進
行中」信号Ａ２Ｅがオンである間に「遅延取出拒否」信
号Ａ２Ｃが存在すれば、ＡＮＤ回路Ｊ１８はＡＯＰ−Ａ
拒否ラッチＪ１９をオンに転ずる。ＡＯＰ−Ａ再取出要
求ラツチＪ１７は、ＡＯＰ−Ａによつて必要とされた再
取出が実際に遂行されるまで、ＡＯＰ−Ａが再取出を必
要としていることを記憶する。ＡＯＰ−Ａ拒否ラツチＪ
１９は、ＡＯＰ−Ａの拒否理由が遅延取出にあることを
記憶し、そして「遅延取出進行中」信号Ａ２Ｅが終了す
るまでこれを記憶する。ラツチＪ１７及びＪ１９の両者
がオンである場合、これは再取出が必要とされているけ
れども、拒否の原因となつた遅延取出がＰＳＣＦＡ１３
でまだ完了していないために、この再取出がまだ遂行で
きないことを指示する。ラツチＪ１７がオンで且つラツ
チＪ１９がオフとなる場合、これはＡＯＰ−Ａの再取出
が必要とされており且つ優先順位が与えられれば直ちに
遂行可能であることを指示する。［ＡＯＰ−Ａ再取出」
信号Ｊ１を上昇させることができるのは、ラツチＪ１７
がオン、ラツチＪ１９がオフで、しかも（優先順位の高
い或るＡＯＰが再取出を待機していることを指示する）
信号Ｈ７がオフであるような場合である。

この信号Ｊ１は、ＡＯＰ−Ａの再取出を実施するに必要
な動作を生ぜしめる。特に、この信号Ｊ１はゲート制御
トリガヘ供給されてＡＯＰ−Ａをアドレス増数器Ｄ１１
（第１１図）へゲートせしめ、さらにこの信号Ｊ１は符
号器Ｊ２０へ供給され、該符号器から再取出１Ｄトリガ
Ｊ２１へＡＯＰ−Ａ（７）ＩＤを送らしめる。このよう
にして再取出１ＤトリガＪ２１に非零の■Ｄが与えられ
ると、これは識別されたＡＯＰ−Ａに対する再取出を遂
行するためにアドレス増数器Ｄ１１がこの特定のサイク
ルで使用されていることを表わす。このＩＤ値は復号器
Ｊ２２へ供給され、該復号器はＡＯＰ−Ａについて線Ｊ
２３に出力を発生してこれをＡＮＤ回路Ｊ２４へ与える
。ＡＮＤ回路Ｊ２４は、「ＰＳＣＦ使用中」信号Ａ２Ａ
がオンでなけれは、ＡＯＰ−Ａ再取出要求ラツチＪ１７
をリセツトする。前記したように、もしＡＯＰ−Ａから
の当初の取出要求が「取出遅延」信号Ａ２Ｄを受取つた
ならば、これに応じてＡＯＰ−Ａ拒否ラツチＪ１９及び
ＡＯＰ−Ａ再取出要求ラツチＪ１７がオンに転じられて
いる筈である。この状況では、データはＰＳＣＦ Ａ１
３によつて１ビツト遅れて復帰されるので、再取出を遂
行する必要はない。この特定の状況において、ＡＯＰ−
Ａに対するデータが復帰されんとするとき、「前進１Ｄ
］線Ｕ１を介して与えられる該ＡＯＰ（７）ＩＤが「Ｐ
ＳＣＦ前進」信号Ａ２Ｂによつて復号器Ｊ２５へゲート
され、かくて該復号器から線Ｊ２６に生ぜられる出力に
よつてＡＯＰ−Ａ拒否ラツチＪ１７及びＡＯＰ−Ａ再取
出要求ラツチＪ１９がリセツトされる。再取出を実際に
必要としていなかつたとしても、遅延された取出の際に
これらのラツチをオンに転ずるのは、優先順位の低い他
のＡＯＰが再取出を遂行することを防止するためである
。これらの他のＡＯＰは、ＡＯＰ−Ａに対するデータが
受取られるまで再取出を遂行することを許町されないか
らである。ＡＯＰ−Ａ拒否ラツチＪ１９は、「遅延取出
進行中」信号Ａ２Ｅがオフになるまで、つまりＰＳＣＦ
Ａ１３で遂行されている遅延された現在の取出が完了
したこと及びＰＳＣＦ Ａ１３が今や遅延された他の取
出を遂行するために利用町能であることが通知されるま
で、オンに留まる。第１９図のＡＯＰリセツト・トリガ
Ｋ８乃至Ｋ１３は、対応するＡＯＰがその動作を完了し
てリセツトされ〜とするとき、オンに転じられる。この
状況が生ずるのは、対応するＡＯＰについて取出された
データがＥＦ Ａ１５へ成功裡に転送された場合である
。この状態は、データがＡ及びＢレジスタヘ出力ゲート
されていることを指示する処の第１４図の出力ゲート制
御ラツチから加わる「現に出力ゲ゛一卜されるＡＯＰ（
７）ＩＤ」信号Ｇ３の存在と、「Ｅクロツク停止」停止
信号Ｓ２の不在とによつて認識される。第１８図の論理
は、「月旬茅付け拒否」信号Ｋ７を生成するためのもの
である。

この信号Ｋ７を受取るＡＯＰはそのＯＰに保持された夕
゛ブルワードの再取出を行うように制御されるが、これ
は受取られた夕゛ブルワードが順序を外れているために
行われる。もし任意のＡＯＰが再取出を必要としておれ
ば、ＯＲ回路Ｋ１４は出力を発生し、そしてもしこの状
態が存在する間に「ＡＯＰ開始」信号Ｂ３がオンならば
、ＡＮＤ回路Ｋ１５から出力が生ぜられ、これによりト
リガＫ１６、ラツチＫ１７及びトリガＫ１８が後続サイ
クルにおぃてそれぞれ１サイクルの間オンに転じられる
０この結果・当該ＡＯＰに関連する要求のＣ２サィクル
の間に、つまり該ＡＯＰが拒否信号を探索する間に、「
順序付け拒否」信岩Ｋ７が生ぜられる。信号Ｈ１乃至Ｈ
６は、ＡＯＰ−Ａ乃至ＡＯＰ−Ｆについて、再取出を必
要としている高優先順位のＡＯＰが存在することをそれ
ぞれ指示する。もしこれらのうち任意の信号がオンであ
り且つこのＡＯＰ（７）ＩＤが「Ｃ１ １Ｄ］信号Ｔ１
又は「Ｃ２ １Ｄ」信号Ｔ４の形で与えられるならば、
フアネル回路Ｋ１９又はＫ２０から信号が生ぜられ、こ
れにより当該ＡＯＰ０Ｃ２サイクル中に「順序付け拒否
］信号Ｋ７が生ぜられる。第２０Ａ図及び第２０Ｂ図に
示す論理は、（１）特定の命今がその最初の実行サイク
ルを越えて進行することを許される前に或るＡＯＰ０Ｉ
）ＯＰによつてデータが受取られたか否かに拘わりなく
、このＡＯＰを復号中の該特定の命令と関連付けるよう
―こ動作し、さらに（２）ＥＦ Ａ１５によつて各ＡＯ
Ｐのデータが必要とされる時点を指示するように動作す
る。

命令復号ブロツクＡ１１が「復号成功」信号Ａ４Ｂを供
給し且つ「行先取出」信号Ａ４Ｄ又は「ソース取出」信
号Ａ４ＥＩこよつて行先又はソース・オペランドが取出
されることが指示される場合、命令待ち行列ブロツクＡ
１２からの「Ｑ入カポインタ」信号Ａ５Ｃが第２０Ａ図
のＱ−１ＤバツフアＬ１３．へ入カゲート８れる。この
信号Ａ５Ｃは、この命令を受取るような命令待ち行列ブ
ロツクＡ１２中の待ち行列位置を識別する。この待ち行
列位置の指標（Ｑ−■Ｄ）は、命令復号ブロツクＡ１１
によつて他の命今が復号されるまで、バツフアＬ１３に
記憶される。かくて、この命令 ５に関連するＡＯＰが
開始されるまで、この［Ｑ入カポインタ」信号Ａ５Ｃが
保持される。Ｑ−１ＤバツフアＬ１３の出力は回路Ｌ（
Ａ１）乃至Ｌ（Ｆ１）の各入カヘ接続される。ＡＯＰ−
Ａに対応する回路Ｌ（Ａ１）は以下で詳述されるが、他
１の回路Ｌ（Ｂ１）乃至Ｌ（Ｆ１）の各々はそれぞれ
のＡＯＰに対する開始及びリセツト信号を受取ることを
除けば回路Ｌ（Ａ１）と同じように構成される。回路Ｌ
（Ａ１）には、ＡＯＰ−Ａに関連して２ビツトのステー
タス・ラツチＬ１４が設けられ、該ラツチはＡＯＰ−Ａ
と現に関連してなる命令の「Ｑ入カポインタ」信号Ａ５
Ｃを記憶する。

ラツチＬ１４は第１０Ａ図からの「ＡＯＰ−Ａ開始」信
号Ｃ１によつてバツフアＬ１３にある「Ｑ−１Ｄ１ニを
セツトされ、第１９図から「ＡＯＰ−Ａリセツト」信号
Ｋ１が送られるとき零へリセツトされる。或る命今がＥ
Ｆ Ａ１５によつて実行される準備を完了している場合
、命今待ち行列ブロツタＡ１２から回路Ｌ（Ａ１）乃至
Ｌ（Ｆ１）の各々へ「Ｑ出力ポインタ］信号＾５Ｂが与
えられ、これにより実行さるべき次の命令の待ち行列位
置を指示する。この信号Ａ５Ｂの値は比較器Ｌ７におい
℃ステータス・ラツチＬ１４中の「Ｑ−１Ｄ」と比較さ
れ、そして両者が一致するとき、すなわちこの待ち行列
位置が同じ命今に対するものであるとき、比較器Ｌ７か
ら一致出力Ｌ７が生ぜられる。第２１Ａ図から加わる「
ＡＯＰ−Ａソース・ステータス」信岩Ｍ３は、ＡＯＰ−
Ａがソース取出のために使用されており且つそれがチエ
ーン中の最初のものであるような状況を識別する。もし
［比較一致」信号Ｌ７が存在すると同時にこの信号Ｍ３
がオンであれば、トリガＬ１５がオンとなり、かくて次
のＯＰ分岐取得時にＡＯＰ−Ａからのデ一夕がＥＦ Ａ
１５によつて必要とされることを指示する。比較器Ｌ７
及びトリガＬ１５の出力は回路Ｌ（Ａ１）の出力を与え
、回路Ｌ（Ａ２）の入カヘ接続される。

回路Ｌ（Ａ２）は回路Ｌ（Ｂ２）乃至Ｏ堡Ｌ（Ｆ２）の
各々と同じであり、後者の回路は回路Ｌ（Ｂ１）乃至Ｌ
（Ｆ１）の出力へそれぞれ接絖される。

以下では回路Ｌ（Ａ２）が他の回路Ｌ（Ｂ２）乃至Ｌ（
Ｆ２）を代表するものとして詳述される。トリガＬ１５
が回路Ｌ（Ａ２）へ信号を供給する場合、そのフアネル
回路Ｌ１６が作勤されて出力Ｌ１を発生し、ラツチＬ１
７及びトリガＬ１８をオンに転ずる。

もしＡＯＰ−Ａでデータを利用することができなければ
、「Ｅクロック停止」信岩Ｓ２が供給される。Ｅクロツ
クが停止される限り、この信号Ｓ２はオンとなり、フア
ネル回路Ｌ１６を通してラツチＬ１７及びトリガＬ１８
をオンに維持する。この伏況にあるラツチＬ１７及びト
リガＬ１８ａ，．ＡＯＰ−Ａ中のデータが現サイクルの
間にＥＦ Ａ１５によつて必要とされること、そしてオ
ペランド取出ブロツタＡ９がＰＳＣＦＡ１３からのこの
データを依然として待機している場合にはＥクロツクが
停止されねばならないことを指示する。また、「ソース
ＩＤ」信号Ｇ１がソース入カゲートを受取るべき次のＡ
ＯＰとしてＡＯＰ−Ａを指定している間に、ＥＦ Ａ１
５からの「Ａレジスタへの主記憶オペランド」信号Ａ６
Ａが生じてＥＦ Ａ１５がそのＡレジスタのためにソー
ス・データのダブルワードを必要としていることを指示
する場合には、ラツチＬ１７がオンに転じられる。この
ラツチＬ１７は、行先データについて同様の「Ｂレジス
タへの主記憶オぺランド」信号Ａ６Ｂ及び「行先１Ｄ」
信号Ｇ２が存在する場合にも、オンに転じられる。第２
１Ａ図及び第２１Ｂ図の諸回路は、特定のＡＯＰがソー
ス又は行先ＡＯＰのチエーンにおける最初のものか否か
を記億する。

もしＡＯＰ−Ａが開始されるサイクル中レこ［ソース取
出」信号Ｂ７及び「第１取出」信号Ｂ４がともにオンで
あれば、ステータス・ラツチＭ９Ａｉがセツトされる。
ラツチＭ９Ａは、ＡＯＰ−Ａがソース取出のために使用
されており且つそれがチエーンにおける最初のＡＯＰで
あることを指小ずる。Ｍ９Ａがリセツトされるのは、Ａ
ＯＰ−ＡがＶＡＯＰ−Ａリセツト］信号Ｋ１によつてリ
セツトされる場合である。ＡＯＰ−Ａが実行さるべき次
の命今と関連することを「比較一致」信号Ｌ７が指示す
る場合、ＡＮＤ回路Ｍ１１Ａから出力が発生され、これ
にＪＯ応じて復号器Ｍ１２からレジスタＭ１３へＡＯＰ
−Ａの■Ｄが供給される。

レジスタＭ１３は「次のソースＩＤ」信号Ｍ１を供給し
、これにより実行さるべき欠の命今に対するソース取出
の第１ダブルワードに関連するＡＯＰを指示する。他の
５個のＡＯＰについても対応するラツチＭ９Ｂ乃至Ｍ９
Ｆが設けられ、対応するＡＯＰが第１ソースＡＯＰ、す
なわち、ソース取出の第１ダブルワードに関連するＡＯ
Ｐでのるか否かを記憶する。

また、ＡＯＰのそれぞれに対応する６個のラツチＭ１０
Ａ乃至Ｍ１０ＦＩが設けられ、対応するＡＯＰが第１行
先ＡＯＰ、すなわち行先取出の第１ダブルワードに関連
するＡＯＰであるか否かを記憶する。任意の命◆につい
ては、第１ソースＡＯＰと第１行先ＡＯＰが高々１個ず
つ存在しうるが、もし両者ともに存在するならば、それ
らのＡＯＰは互いに別個のものでなければならない。第
２２Ａ図及び第２２Ｂ図の諸回路は、各ＡＯＰのステー
タス、すなわち各ＡＯＰがソース又は行先取出のどちら
に関連するかを記憶する。ラツチＮ６Ａ）は、ＡＯＰ−
Ａが行先取出のために割当てられているか否かを記録す
る。ラツチＮ６Ａは、「ＡＯＰ−Ａ開始」信号Ｃ１が受
取られるときに「行先取出」信号Ｂ６がオンを指示する
ならば、ォンに転じられる。またラツチＮ６Ａは、「Ａ
ＯＰ−Ａリセツト］信号Ｋ１が受取られるとき、リセツ
トされる。このほかに５個のラツチＮ６Ｂ乃至Ｎ６Ｆ１
があるが、これらは他の５個のＡＯＰについてラツチＮ
６Ａと同じ様式で機能する。回路Ｎ７は行先トリガＮ６
Ａ乃至Ｎ６Ｆの状態を調べて２つの出力信号Ｎ１及びＮ
２を発生する。

信号Ｎ１は３個以上のＡＯＰが所与の行先オペランドに
割当てられることを指示するのに対し、信号Ｎ２は２個
以上のＡＯＰが所与の行先オペランドに割当てられるこ
とを指示する。前記と同様の１組のラツチＮ８Ａ乃至Ｎ
８Ｆはソース取出のために割当てられるＡＯＰを記憶し
、回路Ｎ７と同様の回路Ｎ９へ出力を与える。

回路Ｎ９の出力Ｎ４は３個以上のＡＯＰが所与のソース
・オペランドヘ割当てられることを指示し、他・の出力
Ｎ５は２個以上のＡＯＰが所与のソース・オペランドヘ
割当てられることを指示する。第２３Ａ図及び第２３Ｂ
図の機構は、所与のオペランドを取出すために複数のＡ
ＯＰが使用されねばならないとき、これらのＡＯＰがど
のようにチエーンされるかを記憶する。ＡＯＰ−Ａ先行
ＩＤラツチＰ４は３ビツトのラツチであつて、ＡＯＰ一
Ａに先行するチエーン中の任意のＡＯＰ０）ＩＤ１すな
わち「先行１Ｄ」を記憶する。ＡＯＰ−Ａが使用中でな
い場合、又はチエーン中でＡＯＰ−Ａだけが使用中であ
る場合、ＡＯＰ−Ａに先行するＡＯＰが存在しないこと
を指示するためにこのラツチＰ４中のＩＤ値は零へセツ
トされる。もしＡＯＰ−Ａが使用中であつて、チエーン
の１部を構成するが該チエーンの最初のＡＯＰでなけれ
ば、ラッチＰ４はＡＯＰ−Ａに先行する（チエーン中の
）ＡＯＰ０１Ｄを保持する。ラツチＰ４は、「ＡＯＰ−
Ａ開始」信号Ｃ１が受取られる時間に、セツトされる。
ラツチＰ４へセットされる「先行ＩＤ」は、第１５図の
線Ｇ８から到来する。この線Ｇ８は、ソース又は行先オ
ペランドのどちらが取出されるかに依存して、［先行ソ
ースＩＤ」又は［先行行先１Ｄ」を有する。このＩＤ代
ＡＯＰ−Ａの前に最後に開始されたチエーン中のＡＯＰ
を識別する。他の５個のＡＯＰについても、これと同様
の先行１ＤラツチＰ５乃至Ｐ９が設けられる。かくて、
ＡＯＰの各々は、存在しうるチエーンで当該ＡＯＰに先
行するＡＯＰを知ることができる。云いかえれば、チエ
ーンにおける上位ＡＯＰから下位ＡＯＰへのバツクポイ
ンタによつてチエーニングが達成される。オペランド取
出ブロツクＡ９では、或る場合には所与のＡＯＰに先行
するＡＯＰを知る必要があり、また他の場合にはチエー
ン中の後続ＡＯＰを知る必要がある。これらの先行ＡＯ
Ｐ及び後続ＡＯＰは、ラツチＰ４乃至Ｐ９の「先行１Ｄ
」を調べること二こよつて決定することができる。チエ
ーン中の後絖ＡＯＰは「先行１Ｄ］をラツチＰ４乃至Ｐ
９の内各と比較することによつて識別することができ、
そしてもし或るラツチの内容が一致すれば、該ラツチに
よつて表わされるＡＯＰがチエーン中の次のＡＯＰにな
る。ここで、或るチエーンからのグブルワードが任意の
ＡＯＰからＥＦ Ａ１５中のＡ又はＢレジスタヘ現に出
力ゲートされているような状況を考察する。

この状況が生ずると、第１４図のソースＩＤトリガＧ１
６又は行先１ＤトリガＧ１０を更新するために、現に出
力ゲ゛一卜されたＡＯＰに後続５／するチエーン中のＡ
ＯＰを決定することが必要である。

これは６個の比較器Ｐ１０乃至Ｐ１５のうち１つの出力
によつて達成され、該比較器は線Ｇ３上の先行１Ｄによ
つて識別されるＡＯＰ０）後続ＡＯＰを識別する。比較
器Ｐ１０乃至Ｐ１５の出力は、後続ＡＯＰ（７）ＩＤを
３ビツト信号へ符号化するために、符号器Ｐ１へ入力さ
れる。詳述すれば、Ａ又はＢレジスタヘ現に出力ゲー卜
されているＡＯＰ（７）ＩＤは第１４図の出力ゲー卜制
御ラツチＧ１２に保持され、該ラツチはこのＩＤを線Ｇ
３に供給して対応する出力ゲートを制御する。

このＩＤは：比較器Ｐ１０乃至Ｐ１５の各々において、
ラツチＰ４乃至Ｐ９の先行１Ｄの各々と比較される。も
しチエーン中でこれに後続するＡＯＰがあれぱ、完全な
一致を生ぜしめる先行１Ｄラツチの指定は現に出力ゲー
トされているＡＯＰを指定する。因ｌこ、このＡＯＰは
出力を生ずる特定の比較器によつて識別される。たとえ
ば、ＡＯＰ−Ｂが現に出力ゲートされており、そしてチ
エーン中の次のＡＯＰｌ）＜ＡＯＰーＥであると仮定す
る。

この場合、ＡＯＰ−Ｅの先行■ＤラツチＰ８は０１１を
保持し、これによりチエーン中の先行ＡＯＰＩ：）＜Ａ
ＯＰ−Ｂであることを指示する。仮定によりＡＯＰ−Ｂ
が出力ゲートざれているから、そのＩＤである０１１が
線Ｇ３に現われて比較器Ｐ１４から出力を生ぜしめる。
この出力は符号器Ｐ１の入カヘ接続され、該符号器はＡ
ＯＰ−Ｅ０Ｉ）ＩＤである１１０を出力してこれが次の
ＡＯＰであることを指示する。かくて、ＡＯＰ−Ｅがチ
エーン中の次のＡＯＰであることが決定された。その後
、出力Ｐ１は第１４図のソースＩＤトリガＧ１６又は先
行１ＤトリガＧ１０へ帰還される。今やＡＯＰ−Ｂのデ
ータがＥＦＡ１５へ入カゲートされたから、ＡＯＰ−Ｂ
はもはや必要ではなく、従つてこの入カゲートの完了時
にリセツトされる。この段階ではＡＯＰ−Ｅが残りのチ
エーンにおける最初のＡＯＰとなり、これに先行する他
のＡＯＰは存在しないので、ＡＯＰ−Ｅの先行１Ｄラツ
チＰ８を零へリセツトすることが必要になる。これはＡ
ＮＤ回路Ｐ１６Ｅを介して行われ、該回路は、比較器Ｐ
１４からの比較一致信号、「ＥＦへの入カゲート」信号
Ｇ２５及び「Ｅクロツク停止」信号Ｓ２に応答してその
出力を発生する。この出力は、トリガ及びＯＲ回路を介
して、ラツチＰ８へ零を入カゲートさせる。このラツチ
Ｐ８は、「ＡＯＰ−Ｅリセツト］信号Ｋ５が受取られる
ときはいつでもリセツトされる。ＡＯＰの各々について
これと同様の回路が設けられることはもちろんである。
後続ＡＯＰを見出すことが必要となる他の状況は、ＰＳ
ＣＦ Ａ１３が複数の夕゛ブルワード■ＰＰＦ Ａ７へ
復帰させており且つそれらの夕゛ブルワードが割当て済
みの複数のＯＰを充満させうるような場合である。

この場合、各夕゛ブルワードが適当なＡＯＰによつて受
取られる都度、チエーン中の次のＡＯＰを見出してその
ＡＯＰへ次のダブルワードを置くようにすることが必要
である。これは、第３０Ｂ図からの「前進１Ｄ」信号Ｕ
３を受取り且つチエーン中の次のＡＯＰ０）ＩＤ１すな
わち「次のＩＤ」を出力する如き比較器Ｐ１７乃至Ｐ２
２並びに符号器Ｐ２によつて達成される。また、所与の
ＡＯＰ０１Ｄを与えられたとき、その先行ＡＯＰを見出
すことがしばしば必要となる。この操作が必要となるの
は、ＰＳＣＦ Ａ１３からデータが復帰しつつあり、し
かも零を除くシフト量によつて位置合せが遂行されてい
るような場合である。この状況では、ＢＤＢＯ上にある
夕゛ブルワードの左端からシフト・オフされ且つその右
端へ戻される諸バイトは、前記した如き様式で、先行す
るＯＰへ入カゲートされる。このことを達成するために
、「Ｃ１ １Ｄ」信号Ｔ３が復号器Ｐ２３に与えられ、
該復号器はこの夕゛ブルワードが関連するＡＯＰについ
て出力を供給し、かくてこのＡＯＰに関連する「先行１
Ｄ」をＯＲ回路Ｐ２４へゲートしてその出力Ｐ３を生ぜ
しめる。この出力Ｐ３は［Ｃ１ １Ｄ」信岩Ｔ３によつ
て識別されるＡＯＰに先行するＡＯＰ（７）ＩＤであり
、前記バイトが入カゲートさるべきＡＯＰを識別する。
第２４Ａ図及び第２４Ｂ図の諸回路は、ＰＳＣＦＡ１３
から谷夕゛ブルワードが受取られるときそのシフト量を
記憶するとともに、諸ＡＯＰ００Ｐへの入カゲートを制
御する。

それぞれのＡ０Ｐに対応して３ビツトの容量を有するシ
フト量ラツチＱ１０乃至Ｑ１５が設けられる。ＡＯＰ−
Ａに関連するシフト量ラツチＱ１０は、［ＡＯＰ−Ａ開
始」信号Ｃ１が生ずるとき「シフト量」信号Ｂ１３をセ
ツトされ、よつて取出のために必要なシフト量を指示す
る。他のシフト量ラツチＱ１１乃至Ｑ１５もこれと同様
の様式で動作し、関連するＡＯＰがリセツトされるまで
そのシフト量をそれぞれ保持する。特定のＡＯＰに対す
るＣ１サイクルに到達する場合、「Ｃ１ １Ｄ］信号Ｔ
３は復号器Ｑ１６へ供給され、該復号器から選択された
ＡＯＰに対する出力を生ぜしめる。これに応じて該ＡＯ
Ｐのシフト量がＯＲ回路Ｑ１７へ供給され、かくて該回
路の出力がＢＤＢＯシフト・レジスタＱ１８へ供給され
る。このようにして、選択されたＡＯＰのＣ２サイクル
の間に該ＡＯＰに関連するシフト量がＢＤＢＯシフト・
レジスタＱ１８に現われ、線Ｑ９を介してＰＳＣＦ Ａ
１３へ供給され、そこで遂行されるシフト動作の量を制
御する。ＰＳＣＦ Ａ１３で行われるシフト動作は、ダ
ブルワードを左シフトするとともに、その左端からシフ
ト・オフされた任意のバイトをその右端に再挿入するよ
うなものである。第２４Ａ図及び第２４Ｂ図にある残り
の諸回路は、このシフトされたデータを選択されたＡＯ
ＰのＯＰへ入カゲートすることを制御する。

この目的は、左シフトされたけれども左端からシフト・
オフされなかつたバイトを当該取出を要求したＡＯＰ０
Ｉ）ＯＰへ入カゲートするとともに、左端からシフト・
オフされ且つ右端へ循環されたバイトを先行ＡＯＰ００
Ｐへ入カゲートすることである。諸ＡＯＰへの入カゲー
トを遂行するために、第２４Ｂ図の入力、ゲート・レジ
スタＱ１乃至Ｑ８からこれらのＡＯＰへ、それぞれ３ビ
ツトの長さを有する８個のＩＤが送られる。これらＩＤ
の各々は、選択されたＯＰ中にある１バイト位置への入
カゲートを制御する。もし特定サイクルの間にこのＩＤ
の値が零であれば、これは入カゲートが生じないことを
指示する。もしＩＤの値が２乃至７であれば、これは当
該バイトの入カゲートがＯＰーＡ乃至０Ｐ−Ｆでそれぞ
れ遂行さるべきことを指示する。ＢＤＢＯのバイトＯに
与えられるデータは常に当該取出を遂行したＡＯＰのＯ
Ｐへ入カゲートされるので、［Ｃ１ １Ｄ」信号Ｔ３は
その値を直接に人カゲート・レジスタＱ１へ供給するに
すぎない。

他のバイトについては、人カゲートはこのＡＯＰを対象
として、又は先行ＡＯＰを対象として行われる。かくて
、他のバイトの各々についてυＵは、入カゲート・レジ
スタＱ２乃至Ｑ８は、この時間に先行１Ｄラツチから出
力ゲートされている［Ｃ１ １Ｄ」信号Ｔ３又は「先行
１Ｄ」信号Ｐ３の一方を供給されうる。

これら２個のＩＤのうちどちらのＩＤがゲートされるか
は、７個の信号Ｑ１９乃至Ｑ２５によつて制御される。
これらの信号はＯＲ回路Ｑ１７のシフト量出力から復号
され、どのＩＤがバイト１乃至７のゲートを制御すべき
かをそれぞれ指示する。これらの信号の各々は関連する
ＡＯＰへバイトが入カゲートさるべき場合にオンとなり
、先行ＡＯＰへこのバイトが入カゲートさるべき場合に
オフとなる。もし先行ＡＯＰが存在しなければ、これは
零検出器Ｑ２６によつて認識され、該検出器はシフト量
の復号を無効にしてすべてのバイトを関連するＡＯＰへ
入力ゲートさせる。第２５Ａ図及び第２５Ｂ図はそれぞ
れのＡＯＰに設けられる６個のＯＰを示す。

各０Ｐへの入力ゲートはバイト単位で制御されるので、
各０Ｐの各バイトは個別に表わされている。第２５Ｂ図
のＡレジスタＲ２及びＢレジスタＲ３は、実際にはＥＦ
Ａ１５の一部である。ＢＤＢＯバスＡ２Ｆは、１ダブ
ルワードを構成する８個の個別的なバイトヘ分けて示さ
れている。第１バイトＲ１０は０Ｐ−Ａ乃至０Ｐ−Ｆの
第１バイトに相当するラッチＲ４乃至Ｒ９へそれぞれ供
給される。これらのバイトへの入カゲートは復号器Ｒ３
０の出力によつて制御され、該復号器は線Ｑ１にＩＤを
供給しているＯＰの１つに対する信号を上昇させる。他
のＯＰの各バイトは、それ自体の復号器Ｒ３１乃至Ｒ３
７と前記した入カゲート信号ｌこよつて制御される。諸
０ＰからＡレジスタＲ２及びＢレジスタＲ３への出力ゲ
ートは、復号器Ｒ３７の出力によつて制御される。復号
器Ｒ３７に加わる「現に出力ゲートされるＡＯＰ（７）
ＩＤ」信号Ｇ３は出カゲートさるべきＯＰを識別する３
ビツトの■Ｄであり、復号器Ｒ３７の出力に適当な出力
ゲート信号を生ぜしめる。次いで、この出力によつて当
該０Ｐのすべてのバイトがゲートされ、そして該バイト
はＯＲ回路Ｒ１３乃至Ｒ２０及びバスＲ１を介してＡ及
びＢレジスタへそれぞれ供給される。Ａ及びＢレジスタ
への入カゲートは、既に説明した「Ａレジスタへの入カ
ゲート」信号Ｇ１７及び「Ｂレジスタへの入カゲート」
信号Ｇ１８によつて制御される。第２６Ａ図及び第２６
Ｂ図の諸回路は、ＰＳＣＦＡ１３からのデータを待機し
ているＡＯＰを記憶する。

ＡＯＰ−ＡがＰＳＣＦ Ａ１３からデータを受取ること
を待機している場合、ＡＯＰ−Ａ待機中ラツチＳ３及び
トリガＳ４はオンである。これらは「ＡＯＰ−Ａ開始」
信号Ｃ１によつてオンに転じられ、そして「ＡＯＰ−Ａ
リセツト」信号Ｋ１が受取られるか又はデータを受取つ
たという適当な指示が与えられるまで、オンに留まる。
最も簡単な状況では第２９図から加わる信号Ｔ５がォフ
であり、そしてこのような状況でトリガＳ４がリセツト
されるのは、「Ｃ２ １Ｄ」信号Ｔ４がＡＯＰ−Ａを指
定して信号Ｓ５をオフに移行させ、しかも信号Ｓ６がオ
フでＣ２サイクル中に「取出遅延」信号Ａ２Ｄ、「遅延
取出拒否」信号Ａ２Ｃ及び「順序付け拒否」信号Ｋ７の
いずれも存在しなかつたことを指示する場合である。Ａ
ＯＰ−Ａがソース取出に関係する場合は、信号Ｔ５は常
にオンである。このソース取出は複数のダブルヮードを
含み、このＡＯＰがチエーンにおける最後のＡＯＰでな
ければ零を除くシフトを含む。この状況では、０Ｐ−Ａ
へゲートされねばならない或るデータはチエーン中の次
のＡＯＰがそのデータを受取るときに供給され、かくて
このデータがゲートされるまでＥＦ Ａ１５はＯＰ−Ａ
を使用することができない。従つて、この状況では、次
のＡ０Ｐがそのデータを受取るまで、ＡＯＰ−Ａ待機中
ラツチＳ３をオフに転ずることは必要ない。欠のＡＯＰ
がそのデータを受取る際、このＡＯＰに先行するＡＯＰ
−Ａ（７）ＩＤが線Ｐ３に供給されて信号Ｓ７をオフに
転じさせるとともに、信号Ｔ５の存在を条件としてＡＯ
Ｐ−Ａ待機中トリガＳ４をオフに転じさせる。ＡＯＰ−
Ｂ乃至ＡＯＰ−Ｆについても、これと同様の論埋が設け
られる。回路Ｓ８は、Ｅクロツクを停止することが必要
な時機を決定する。もし信号Ｌ１がオンでＯＰ−Ａから
のデータをＥＦ Ａ１５が現に必要としていることを指
示し、そして信号Ｓ９がオンでオぺランド取出ブロツク
Ａ９が依然としてＰＳＣＦＡ１３からのデータを待機し
ていることを指示するならば、これに応じてＥクロツク
が停止される。この状態は、ＰＳＣＦ Ａ１３からデー
タが受取られるまで、すべてのサイクルにわたつて持続
する。Ｅクロツクは、信号Ｌ１がオンで且つ信号Ｔ１１
がオンである場合にも、停止される。但し、信号Ｌ１は
ＥＦ Ａ１５によつてデータが必要とされていることを
指示し、信号Ｔ１１はＡＯＰ−Ａがソース又は行先チエ
ーンで最後に開始されたＡＯＰであること及びこのチエ
ーンには現に遂行されでいる取出が存在しないことを指
示する。諸ＡＯＰはこの取出に応じたデータを必ずしも
待機していないけれども、もしＥＦ Ａ１５が進行する
ことを許容され且つこのデータを入カゲートすることを
許容されたならば、これによつてＡＯＰ−Ａがリセツト
され、かくてＡＯＰ−Ａ中のアドレスが失われることに
なろう。それゆえ、ソース又は行先論理がチエーン甲の
次のＡＯＰを開始する準備を完了したとしても、このア
ドレスはそのために利用することができなくなる。従つ
て、このアドレスを保存するために、この状況でもＥ夕
ロツクが停止される。他の５個のＡＯＰに対する同様の
状態も、Ｅクロックを停止させる。第２７図の諸回路は
、ＰＳＣＦ Ａ１３からデータが復帰される時機を記憶
する。

新しいＡＯＰが開始される場合、「ＡＯＰ開始」信号Ｂ
３は開始されている次のＡＯＰ（７）ＩＤを線Ｃ１９か
らＣ１ １ＤトリガＴ２１へゲートさせる。このトリガ
中の非零１Ｄは、所与のＡＯＰが丁度開始されたばかり
であること並びにＰＳＣＦ Ａ１３がこのＡＯＰの取出
を処理するＣ１サイクル（第１キヤツシユ・サイクル）
にあることを指示する。通常の場合、このＩＤはＣ１
１ＤラツチＴ２２へ供給され、後続サイクル中にそこか
らさらにＣ２ＩＤトリガＴ２３へ供給される。もし特定
のＩＤがこのトリガＴ２３にある間に、「取出遅延」信
号Ａ２Ｄ、「取出拒否」信号Ａ２Ｃ又は「順序付け拒否
」信号Ｋ７が存在すれば、これは当該取出の処理を指示
し、かくて当該ＡＯＰの制御はこの取出を処理するべく
適当なアクシヨンを取らなければならない。もしこれら
の信号のどれもが受取られなければ、これは取出された
データがこのサイクルのラツチ時間にＢＤＢＯで利用で
きることを指示する。再取出を拒否された取出の時間が
到来する場合、この取出に関連するＡＯＰの「再取出」
信号が線Ｊ１乃至Ｊ６のいずれかに現われる。

この信号は符岩器Ｔ２４によつてこのＡＯＰＯ）ＩＤへ
符号化され、そしてこのＩＤは再取出１ＤトリガＴ２５
に置かれ、そこからさらに再取出１ＤラツチＴ２６へ置
かれる。非零１ＤがトリガＴ２５に現われる場合、これ
はこの特定のＡＯＰに対する再取出を遂行するためにア
ドレス増数器Ｄｌｌ（第１１図）が使用されていること
を指示する。もしこのサイクルの間に「ＰＳＣＦ使用中
］信号Ａ２Ａが存在しなければ、ＰＳＣＦ Ａ１３はこ
の要求を受人れそれを処理することになるので、そのｌ
ＤはラツチＴ２６から再取出Ｃ１ １ＤトリカＴ２７へ
通過することを許され、かくてＰＳＣＦ Ａ１３がこの
要求を処理するＣ１サイクルにあることを指示する。次
いで、ＯＲ回路はトリガＴ２７及びＴ２１からこのＩＤ
を受取り、その出力をラツチＴ２２へ供給する。トリガ
Ｔ２７及びＴ２１は互いに排他的であつて、両者が非零
１Ｄを有することはないから、選択回路でなくＯＲ回路
を使用することは何らの困難曲をも伴わない。所与の取
出が遅延される場合、この取出に関連するＡＯＰのＩＤ
が前進１ＤラツチＵ８（第３０Ｂ図）に記憶され、線Ｕ
３を介して与えられる。データが復帰される２サイクル
前に、ＰＳＣＦ Ａ１３は「ＰＳＣＦ前進］信号Ａ２Ｂ
を供給し、該信岩はラツチされた後線Ｕ５を介して与え
られ、当該ＡＯＰ０）ＩＤを再取出Ｃ１ １Ｄトリガ゛
Ｔ２７へゲ゛ートする。このＩＩＸま、通常の通路を介
じＣ、トリガＴ２３に到着する時間にデータを入カゲー
トさせる。第２８図の諸回路は、所与のＡＯＰがチエー
ン中の最後のＡＯＰであるためにリセツトできないよう
な場合を決定する。

線Ｇ５に与えられるＩＤは、開始を必要とするＡＯＰが
まだあれば、ソース・チエーンで開始された最後のＡＯ
Ｐを識別する。もしこの最後に開始されたＡＯＰがチエ
ーン中の最後のものであれば、この■Ｄには零が与えら
れる。線Ｇ７は、行先についてこれと同じ情報を供給す
る。かくて、もし復号器Ｔ１７が副Ｔ１９に信号を出力
すれば、これはＡＯＰ−Ａがこのチエーンの最後のもの
であること及び他のＡＯＰを開始する必要があることを
指示する。もしこの信号が存在しており且つ「ソース取
出」信号Ｆ７が存在していなくてソース・チエーンの新
しいＡＯＰが開始されていることを指示するならば、信
号Ｔ１１がオンとな・八かくてＡＯＰ−ＡがＥＦＡ１５
によつて必要とされている場合には、それはこの時間に
その入カゲートを完了することを許容されないことを指
示する。これと同様に、復号器Ｔ１８が信号Ｔ２０を生
じてＡＯＰ−Ａが行先チエーンで最後に開始されたＡＯ
Ｐであることを指示し、しかも「行先取出」信岩Ｆ５が
存在しておらず、かくて行先のために新しいＡＯＰが開
始されていることを指示する場合にも、信号Ｔ１１がオ
ンに転ぜられる。第２９図の諸論理回路は、所与のＡＯ
Ｐがその待機中トリガをオフに転ずる前にそのプロセツ
サからの第２の入カゲートを必要としているか否かを記
憶する。

それぞれのＡＯＰに対応する６個のステータス・ビツト
があるが、これらのビツトがセツトされるのは、「ソー
ス取出」信号Ｂ７がオンであり、「零シフト量」信号Ｂ
１４がオフであり、しかも「最終取出］信号Ｂ５がオフ
である場合に、対応するＡＯＰが開始されるような時間
である。これらのステータス・ビツトは、対応するＡＯ
Ｐがリセツトされるときに、リセツトされる。第３０Ａ
図及び第３０Ｂ図の諸論理回路は遅延された取出の処理
に関係しており、復帰されるデータが正しいＯＰへ向け
られることを保証する。前進■ＤトリガＵ７及びラツチ
Ｕ８は、遅延された取出によつて復帰されているデータ
を受取るべきＯＰ０）ＩＤを保持する。もし取出要求の
Ｃ２サィクルの間に「取出遅延」信号Ａ２Ｄが受取られ
且つ「順序付け拒否」信号Ｋ７が存在しなければ、この
サイクルを使用しているＡＯＰを識別する処の「Ｃ２
１Ｄ」信岩Ｔ４が第３０Ｂ図のゲートＵ９を介して前進
１ＤラツチＵ８へゲートされる。通常の場合、この■Ｄ
はＰＳＣＦ Ａ１３から「ＰＳＣＦ前進」信号Ａ２Ｂが
受取られるまでトリガＵ７及びラツチＵ８に留まり、該
信号が受取られると前述の如く再取出Ｃ１ １Ｄトリガ
Ｔ２７へゲートされる。前進１ＤラツチＵ８は前記した
如き「先行１Ｄ」のすべてと継続的に比較され、そして
これｌこ応じて線Ｐ２にチエーン中の次のＡ０ＰのＩＤ
が復帰される。「ＰＳＣＦ前進」信号Ａ２Ｂが受取られ
る場合、該次のＡＯＰ０１ＤはゲートＵ１０を弁してト
リガＵ７へゲートされる。欠いで、ＰＳＣＦ Ａ１３が
次の上位ダブルワードについて他の「ＰＳＣＦ前進］信
号Ａ２Ｂを供給すれば、この信号を受取るべきＡＯＰ０
）ＩＤは該信号が受取られる時間にトリガＵ７及びラツ
チＵ８に見出される。もしチエーン中に次のＡＯＰが存
在しなければ、線Ｐ２を介して復帰されるＩＤは零であ
り、トリガＵ７及びラツチＵ８が零へリセツトされるの
で、！オペランド取出論理に関する限り顕著な遅延取出
がもはや存在しないことが指示される。

トリガＵ７及びラッチＵ８は、ＰＳＣＦ Ａ１３からの
「取出進行中」信号Ａ２Ｅがなくなる場合にも、零へリ
セツトされる。これによつてカバーされる状１況とは、
ＰＳＣＦ Ａ１３によつて復帰されるダブルワードより
も多いチエーン化されたＯＰをＩＰＰＦ Ａ７が有する
場合である。重複取出が要求される状況では、以下に説
明するような複雑な事態が生じうる。

最初の取出はチ１エーン中の第１ダブルワードについて
遂行され、そしてＰＳＣＦ Ａ１３中で「取出遅延」信
号Ａ２Ｄに遭遇する。然る後、ＰＳＣＦ Ａ１３がデー
タを復帰させる場合、これは複数のダブルワードを復帰
させる。もし特別なことが何ら行われなニければ、最初
の取出に関連するＡＯＰへ第１ダブルワードが入カゲー
トされ、次の夕゛ブルワード（アドレス＋８）が次のＡ
ＯＰへ入カゲートされ、以下同様に後続ダブルワードが
後続ＡＯＰへ順次に入カゲートされることになろう。し
かしながら、この場合には、前記した通り重複取出が行
われる。従つて、次のＡＯＰは（アドレス＋８ではなく
）同し位置から取出を行おうとしているので、この要求
に応答してアドレス＋８にある夕゛ブルワードの内容を
受取ることは間違つている。この状況を処理するために
、第１重複１ＤトリガＵ１２及びラツチＵ１３と第２重
複１ＤトリガＵ１４及びラツチＵ１５が設けられる。

これらのトリガ及びラツチは、第１要求をなしたＡＯＰ
のＩＤとこの要求を重複させたＡＯＰ０１Ｄそれぞ・れ
保持するために使用される。第１重複１ＤラツチＵ１３
は、ソース・フイールドが存在することを１−ソース・
フイールド取出」信号Ｂ９が指示し且つ重複取出の状況
が存在することを「重複取出」信岩Ｂ１０が指示すると
き、Ｃ１ １ＤトリガＴ２の内容によつてセツトされる
。このラツチＵ１３は、フアネル回路Ｕ１６が出力を発
生し当該１Ｄによつて指定されたＡＯＰがリセット信号
を受取つたことを指示するまで、セツトされたままに留
まる。この時間には、第１重複１ＤトリガＵ１２及びラ
ツチＵ１３は零へリセツトされる。信号Ｕ１８及びＵ１
９によつて指示されるように、「第１重複１Ｄ」力俳零
値へセツトされ且つ「第２重複１Ｄ」が依然として零で
あるような時間には、遂行さるべき次のソース取出が重
複取出でなければならないことが知られている。「ソー
ス取出］信号Ｆ８によつて指示されるようにこのソース
取出が生ずる場合、これに応じてＡＮＤ回路Ｕ１７から
出力が生ぜられるので、これにより信号Ｃ１９によつて
開始されているＡＯＰ（７）ＩＤが第２重複ＩＤトリガ
Ｕ１４へゲートされる。このＩＤは、「第１重複１Ｄ」
をリセツトするものと同じフアネル回路Ｕ１６からの信
号によつてリセツトされるまで、そこに留まる。もし「
第１重複１Ｄ」が「前進１Ｄ」と等しければ、前記した
伏況が潜在的に存在することが比較器Ｕ２０によつて認
識される。もしこのことが生じ且つそれと同時に信号Ｕ
２１によつて指示される如く「第２重複１Ｄ」が零でな
ければ、これら２状態の論理積である信号Ｕ２２によつ
て第２重複１ＤトリガＵ１４が前進１ＤトリガＵ７へゲ
ートされる。かくて、この場合にぱ、次のことが生ずる
。重複取出の状況が存在し、第１取出が第１ＡＯＰによ
つて開始され、またこれに応じて遅延取出が生ぜられる
。第２の重複取出に関連するＡＯＰが開始され、そのＩ
Ｄが第１のもののかわりに前進１ＤラツチＵ８へゲート
される。次いで、ＰＳＣＦ Ａ１３がデータを供給する
場合、第１ＡＯＰによつて最初に要求されたデータは事
実上第２ＡＯＰに属するものとみなされ、そして第１０
Ｐは左端からシフト・オフされた諸バイトを先行ＡＯＰ
へ入カゲートするという通常の機構によつてその必要と
するすべてのデータを受取る。ＰＳＣＦ Ａ１３によつ
て復帰されうる後続夕゛ブルワードは後続ＡＯＰへゲー
トされる。第３１Ａ図乃至第３１Ｃ図のバイパス及びシ
フ夕制御は、第１図のＰＳＣＦ Ａ１３に設けられる。

第３１Ａ図の取出アドレス・レジスタ（ＦＡＲ）は、各
オペランドについて取出さるべき各ダブルワードごとに
、オペランド取出ブロツタＡ９中のプロセツサ・アドレ
ス・ラツチＤ１２（第１１図）から要求アドレスを受取
る。もしデータがキヤツシユに存在しなければ、或いは
変換アドレスが変換索引緩衝機構（図示せず）に存在し
なければ、この取出要求は主記憶Ａ１６に対して行われ
る。殆んどの取出要求については、データはキヤツシユ
に存在しているので、通常、キヤツシユ・ヒツト線は第
３１Ｂ図のトリガＶ１をセツトしてＡＮＤ回路Ｖ２を作
動させ、かくてキヤツシユ・アクセスによつて生ぜられ
た刻時されたＣ１取出信号を通過させる。その出力Ｖ３
６はキヤッシユからのデータをＯＲ回路Ｖ２８及びＢＤ
ＢＯラツチＶ２９を介してバイト・シフタＶ３２へゲー
卜する。バイト・シフタＶ３２のシフト量はＩＰＰＦＡ
７からＡＮＤ回路Ｖ３８へ送られ、刻時された「取出前
進」信号によつてゲートされる。バイト・シフタＶ３２
の出力は、選択されたＯＰのためにＩＰＰＦ Ａ７へ供
給される。キヤツシユ・ミスが生じて主記憶Ａ１６から
データを得ることが必要となれば、主記憶Ａ１６から１
ラインを構成する８ダブルワードが取出される。

このラインのダブルワードに関連する取出アドレス・レ
ジスタ（ＦＡＲ）のアドレスは、夕゛ブルワ シード要
求の各々が線Ｖ４からの「取出優先］信号を受取る際、
３ビツトの増数器Ｖ２０によって増数される。キヤツシ
ュ・ミスを生ぜしめた処の要求されたダブルワードで取
出が開始されると、この取出は２当該ラインの終端、す
なわちこのラインにある最上位アドレスの夕゛ブルワー
ドまで継続し、次いでこのラインの始端にゐる夕゛ブル
ワードに戻り、ライン・カウンタＶ５によつて決定され
るように合計８個の夕゛ブルワードが取出されるまで継
続的に３行われる。

主記憶Ａ１６から１ダブルワードを選択するために各要
求が優先順位を獲得すると、取出アドレス・レジスタ中
のアドレスは記憶アドレス・バス・イン（ＳＡＢ■）を
介して主記憶Ａ１６へ送られる。
．５「取出優先」信号はＡＮＤ
回路Ｖ６から生ぜられ、該回路は「ＩＰＰＦ取出要求」
信号の間にキヤツシユ・ミス信号と取出アドレス・レジ
スタの非使用中信号を受取る。次いで、ＡＮＤ回路Ｖ６
は「取出アドレス・レジスタ使用中」信号を供給４し、
これにより取出要求ラツチＶ１５をセツトする。ラツチ
Ｖ１５はこの要求を主記憶優先回路Ｖ３へ出力し、該回
路は取出優先線Ｖ４が付勢される時機を決定して取出さ
るべき各夕゛ブルワードごとに取出優先パルスを出力す
る。ライン・カウンタＶ５はＡＮＤ回路Ｖ６から得られ
る「取出アドレス・レジスタ使用中」信号によってカウ
ント零へリセツトされ、そして線Ｖ４に「取出優先］信
号が与えられるたびに増数される。

カウント７に達すると、ライン・カウンタＶ５はＡＮＤ
回路Ｖ７を付勢して取出要求トリガをリセツトさせると
ともに、次のＩＰＰＦ取出要求まで線Ｖ４を介して他の
取出要求を停止させる。このラインに対する第１取出要
求は［第１取間信号Ｖ１８としてＡＮＤ回路Ｖ８からソ
ース／シンク・タイミング・チエーンＶ２４へ供給され
る。このチエーンＶ２４から得られるタイミングは、主
記憶制御信号と主記憶Ａ１６から取出データを得る際に
包含される時間遅延と同期させるために必要である。ま
た、「取出優先」信号Ｖ４は、当該要求が書込みではな
く取出しに対するものであることを指示するために、ソ
ース／シンク・タイミング・チエーンの他の通路に入る
。

この信号Ｖ４はチエーンＶ２４からＡＮＤ回路Ｖ９へ出
力され、該回路はそれと同時にチエーンＶ２４からの第
１取出信号を受取つてラツチＶ１０をセツトする。次い
で、一連の取出信号はラツチＶ１１に加わり、そこでそ
れぞれ１／２サイクルずつ遅延された後、ＡＮＤ回路Ｖ
１２へ加えられる。ＡＮＤ回路Ｖ１２は、「取出前進」
信号Ｖ１３をＩＰＰＦへ供給するために、３ １／２サ
イクルだけ遅延された取出信号を通過させる。またこの
「取出前進」信号は２サイクル以上の遅延を与えるラツ
チ及びトリガを通して線Ｖ３３へ供給される。この線Ｖ
３３はＡＮＤ回路Ｖ３８を付勢して「シフト量」信号を
バイト・シフタＶ３２へ通過させるので、該シフタはこ
の制御の下に取出された８バイトの夕゛ブルワードをＩ
ＰＰＦ Ａ７及びＥＦ Ａ１５の諸回路へ出力する。当
該ラインの終端にある夕゛ブルワードのための「取出前
進」信号Ｖ１３が出力された後、この信号Ｖ１３とバイ
ト・シフタＶ３２からの夕゛ブルワードが終了する。

Claims (1)

【特許請求の範囲】
1. １ 命令前処理装置との通信を行う記憶制御装置を備え
   、該記憶制御装置は可変長オペランドのサブラインにつ
   いて前記命令前処理装置から取出要求を受取るとともに
   、該取出要求がキャッシュ・ミスを伴う取出要求であれ
   ば主記憶からキヤツシユへの取出を開始させる制御手段
   を有し、さらに主記憶からキヤツシユへ一度に１サブラ
   インずつ転送して１ラインを転送するように主記憶とキ
   ャシュの間に設けられた主記憶バスと、該主記憶バスを
   前記命令前処理装置へ接続するキャッシュ・バイパス・
   バスとを備え、キャッシュ・ミスを伴う取出要求によつ
   て要求されたラインの第１サブラインをキャッシュ及び
   前記命令前処理装置の両方へ転送するようにした可変長
   オペランドの取出制御機構であつて；前記可変長オペラ
   ンドの長さに応じて前記キャッシュ・ミスを伴う取出要
   求によつて要求されたラインの前記第１サブラインから
   該ラインの最終サブラインまでに対する取出要求アドレ
   ス及び該ラインの開始サブラインから前記第１サブライ
   ンまでに対する取出要求アドレスを順次に発生するとと
   もに、該アドレスを順次に主記憶へ転送する手段と、前
   記キャッシュ・ミスを伴う取出要求に応答して前記主記
   憶から前記第１サブラインが転送される時点を検出する
   第１検出手段と、前記主記憶から前記最終サブラインが
   転送される時点を検出する第２検出手段と、前記第１サ
   ブラインから前記最終サブラインまでの複数のサブライ
   ンを前記主記憶から前記キャッシュ・バイパス・バスを
   通して前記命令前処理装置へ逐次に転送するように、前
   記第１検出手段の出力に応答して作動され且つ前記第２
   検出手段の出力に応答して禁止されるバイパス・ゲート
   手段と、前記バイパス・ゲート手段から受取られた複数
   のサブラインを保持するように前記命令前処理装置に設
   けられたオペランド・サブライン・バッファ手段とを備
   えたことを特徴とする、可変長オペランドの取出制御機
   構。