JPS5948880A - バツフア・メモリ - Google Patents
バツフア・メモリInfo
- Publication number
- JPS5948880A JPS5948880A JP57157809A JP15780982A JPS5948880A JP S5948880 A JPS5948880 A JP S5948880A JP 57157809 A JP57157809 A JP 57157809A JP 15780982 A JP15780982 A JP 15780982A JP S5948880 A JPS5948880 A JP S5948880A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する分野
この発明はデータ処理装置の′処理じ対応して大容量の
主メモリの内容の一部分の写しを格納しておくバッファ
・メモリに関するものである。
主メモリの内容の一部分の写しを格納しておくバッファ
・メモリに関するものである。
従来技術の構成
矛１図は従来のバッファ・メモリの１例を示すブロック
図であり、図において（１１はテーク及び命令語が格納
されている主メモリ（以下ＭＭＵという）、（２）はＭ
ＭＵ（１）の内容の一部分の写しが格納されているバッ
ファ・メモリ、（３）はＭＩＶｉＵ（１１かバッファ・
メモリ（２）から読み出されるデータ及び命令語（二従
い処理を行うデータ処理装置（以下ＢＰＵという）、（
４）はバッファ・メモリ（２）Ｃ二格納されているＭＭ
ＩＬＪ（１１の内容の写しの登録情報を保持するアドレ
ス・アレイ（以下ＡＡＹという）、（５）はＢＰＵ （
３）から読み出し要求されたＭＭＵ（１）の内容の写し
がバッファ・メモリ（２）に格納されているかどうかを
ＡＡＹ（４）の登録情報から判定する判定器Ｃ以下ＣＭ
Ｐという）、（６）は前もってＭＭＵ（１）の内容の一
部分を格納しておくデータ・アレイ（以下ＤＡＹという
）、（力はＡＡＹ （４）の内容のエラーを点検するエ
ラーチェック回路（以下ＥＲＲという）、（８）はＣＭ
Ｐ （５）で読み出し要求されたＭＭＵ（１＞の内容の
写しがＤＡＹ （６）に格納されていないと判定された
ときに有意レベルになる信号（以下ＭＩＳＳという）、
ｆ９）はＭＩ Ｓ Ｓ （８） 、により、ＭＭＵ （
１）に対しＢＰＵ （３）からの読み出し要求を通す状
態になるゲート（以下ＧＩという）、（１０）はＥＲＲ
ｔ７）でＡＡＹ（４）の内容のエラーが検出されたとき
に生成される信号、（ｌυはＣＭＰ （５）で読み出し
要求されたＭＭＵ（１１の内容の写しがＤＡＹ ｔ６）
に格納されていると判定されたときに有意レベルｌ二な
る信号（以下）ＬＩＴという）である。
図であり、図において（１１はテーク及び命令語が格納
されている主メモリ（以下ＭＭＵという）、（２）はＭ
ＭＵ（１）の内容の一部分の写しが格納されているバッ
ファ・メモリ、（３）はＭＩＶｉＵ（１１かバッファ・
メモリ（２）から読み出されるデータ及び命令語（二従
い処理を行うデータ処理装置（以下ＢＰＵという）、（
４）はバッファ・メモリ（２）Ｃ二格納されているＭＭ
ＩＬＪ（１１の内容の写しの登録情報を保持するアドレ
ス・アレイ（以下ＡＡＹという）、（５）はＢＰＵ （
３）から読み出し要求されたＭＭＵ（１）の内容の写し
がバッファ・メモリ（２）に格納されているかどうかを
ＡＡＹ（４）の登録情報から判定する判定器Ｃ以下ＣＭ
Ｐという）、（６）は前もってＭＭＵ（１）の内容の一
部分を格納しておくデータ・アレイ（以下ＤＡＹという
）、（力はＡＡＹ （４）の内容のエラーを点検するエ
ラーチェック回路（以下ＥＲＲという）、（８）はＣＭ
Ｐ （５）で読み出し要求されたＭＭＵ（１＞の内容の
写しがＤＡＹ （６）に格納されていないと判定された
ときに有意レベルになる信号（以下ＭＩＳＳという）、
ｆ９）はＭＩ Ｓ Ｓ （８） 、により、ＭＭＵ （
１）に対しＢＰＵ （３）からの読み出し要求を通す状
態になるゲート（以下ＧＩという）、（１０）はＥＲＲ
ｔ７）でＡＡＹ（４）の内容のエラーが検出されたとき
に生成される信号、（ｌυはＣＭＰ （５）で読み出し
要求されたＭＭＵ（１１の内容の写しがＤＡＹ ｔ６）
に格納されていると判定されたときに有意レベルｌ二な
る信号（以下）ＬＩＴという）である。
従来技術の動作
矢に動作について説明する。ＢＰＵ （３）からＭＭＵ
（１）の内容読み出し要求が出されると、まず、バッフ
ァ・メモリ（２）のＡＡＹが参照され、ＢＰＵ（３１か
ら読み出し要求されたｍＵ（ｔ）の内容の写しがバッフ
ァ・メモリ（２）のＤＡＹ （６） ｌ二格納されてい
るかどうかがＣＭＰ ｔ５）で判定される。内薄の写し
がＤＡＹ ｔ６）に格納されていると判定されると、Ｃ
ＭＰ （５）からＨＩＴ（ＩυがＤＡＹ ｔ６目二送出
され、ＤＡＹ （６）からＢＰＵ１３）ｉ一対して読み
出し要求された内容が転送される。内容の写しがＤＡＹ
（６１に格納されているときは、以上のよう１ニして
、ＢＰＵ ｔ３）の読み出し要求に対する動作が完了す
ること書＝なる。
（１）の内容読み出し要求が出されると、まず、バッフ
ァ・メモリ（２）のＡＡＹが参照され、ＢＰＵ（３１か
ら読み出し要求されたｍＵ（ｔ）の内容の写しがバッフ
ァ・メモリ（２）のＤＡＹ （６） ｌ二格納されてい
るかどうかがＣＭＰ ｔ５）で判定される。内薄の写し
がＤＡＹ ｔ６）に格納されていると判定されると、Ｃ
ＭＰ （５）からＨＩＴ（ＩυがＤＡＹ ｔ６目二送出
され、ＤＡＹ （６）からＢＰＵ１３）ｉ一対して読み
出し要求された内容が転送される。内容の写しがＤＡＹ
（６１に格納されているときは、以上のよう１ニして
、ＢＰＵ ｔ３）の読み出し要求に対する動作が完了す
ること書＝なる。
一方、Ｃｐ（５）で内容の写しがＤＡＹ （６）に格納
されていないと判定されると、ＣＭＰ （５）からＭＩ
ＳＳ（８）がＧＩ（９）ｌ二送出され、バッファ・メモ
リ（２）かうＭＭＬＪ（１）に対して、ＢＰＵ ｆ３）
から読み出し要求された内容がＧＩ（９）を経由して送
られ、Ｍ＋ＪＵ（１１からこの内容を読み出し、バッフ
ァ・メモ１月２）のＤＡＹ （６）に格納するとともに
、ＡＡＹ１４）にＤＡＹ （６）に格納された■狙（１
）の内容の写しの登録を行う。ＭＭＵｍから読み出され
、ＤＡＹ （６）に格納された内容は、同時Ｃ二ＢＰＵ
（３）に転送され、ＢＰＵ（３）の読み出し要求に対す
る動作が完了したことになる。
されていないと判定されると、ＣＭＰ （５）からＭＩ
ＳＳ（８）がＧＩ（９）ｌ二送出され、バッファ・メモ
リ（２）かうＭＭＬＪ（１）に対して、ＢＰＵ ｆ３）
から読み出し要求された内容がＧＩ（９）を経由して送
られ、Ｍ＋ＪＵ（１１からこの内容を読み出し、バッフ
ァ・メモ１月２）のＤＡＹ （６）に格納するとともに
、ＡＡＹ１４）にＤＡＹ （６）に格納された■狙（１
）の内容の写しの登録を行う。ＭＭＵｍから読み出され
、ＤＡＹ （６）に格納された内容は、同時Ｃ二ＢＰＵ
（３）に転送され、ＢＰＵ（３）の読み出し要求に対す
る動作が完了したことになる。
従来のバッファ・メモリ（２）は、以上のよう（二動作
するとともに、ＥＲＲ（７）によって行われるＡＡＹ
（４）の内容のエラーのチェックに対する処置は上記動
作とは独立して行われるよう（二構取されている。
するとともに、ＥＲＲ（７）によって行われるＡＡＹ
（４）の内容のエラーのチェックに対する処置は上記動
作とは独立して行われるよう（二構取されている。
ＣＭＰ（５）でＢＰＵＬ３）から読み出し要求されたＭ
ＭＵ（１＋の内容の写しがバッファ・メモリ（２）のＤ
ＡＹ ｔ６１に格納されていると判定され、ＤＡＹｔ６
）からＢＰＵ （３） ｌ二対し読み出し要求された内
容が転送されてくるとともに、ＥＲＲ（７）によってＡ
ＡＹ（４）の内容のエラーが検出され、ＥＲＲ（７）か
らＢＰＵ （３）シ二対しエラー信号（１０）が送られ
てくると、ＢＰＵ（３）はバッファ・メモリ（２）のＤ
ＡＹ ｔ６）から送られてきた上記内容を無効にし、Ａ
ＡＹ Ｌ４）の対応するエントリーをクリアして、再び
ＭＭＵ （１ｊに対する読み出し要求を出すりトライ処
理を実行することとなる。
ＭＵ（１＋の内容の写しがバッファ・メモリ（２）のＤ
ＡＹ ｔ６１に格納されていると判定され、ＤＡＹｔ６
）からＢＰＵ （３） ｌ二対し読み出し要求された内
容が転送されてくるとともに、ＥＲＲ（７）によってＡ
ＡＹ（４）の内容のエラーが検出され、ＥＲＲ（７）か
らＢＰＵ （３）シ二対しエラー信号（１０）が送られ
てくると、ＢＰＵ（３）はバッファ・メモリ（２）のＤ
ＡＹ ｔ６）から送られてきた上記内容を無効にし、Ａ
ＡＹ Ｌ４）の対応するエントリーをクリアして、再び
ＭＭＵ （１ｊに対する読み出し要求を出すりトライ処
理を実行することとなる。
従来技術の欠点
従来のバッファ・メモリ（二おいては、バッファ・メモ
１月２） ｌ二ＭＭＵ （１１の内容の写しが格納され
ているかどうかをＡＡＹ （４）の内容を読み出して判
定するＣＭＰ（５）ど、ＡＡＹｔ４）の内容のエラーを
チェックするＥｆｔＲ（７）とは関連がなく、かつＥＲ
Ｒ（７）からのエラー信号０ωが直接ＢＰＵ （３）に
送られるように構成されていた。したがって、読み出し
要求されたＩＶＩＭＵ （１１の内容の写しがバッファ
・メモ１月２）に格納されていると判定され、ＢＰＵ（
３）がバッファ・メモリ（２）をアクセスしているとき
に、ＡＡＹ（４）の内容のエラーが報告されることがあ
り、このエラーが報告されると、ＢＰＵ（３ＪがｉｖＩ
ＭＵ（１１をアクセスし直すためのりトライ処理を行う
必要が生じ、処理が複軸になるという欠点があった。
１月２） ｌ二ＭＭＵ （１１の内容の写しが格納され
ているかどうかをＡＡＹ （４）の内容を読み出して判
定するＣＭＰ（５）ど、ＡＡＹｔ４）の内容のエラーを
チェックするＥｆｔＲ（７）とは関連がなく、かつＥＲ
Ｒ（７）からのエラー信号０ωが直接ＢＰＵ （３）に
送られるように構成されていた。したがって、読み出し
要求されたＩＶＩＭＵ （１１の内容の写しがバッファ
・メモ１月２）に格納されていると判定され、ＢＰＵ（
３）がバッファ・メモリ（２）をアクセスしているとき
に、ＡＡＹ（４）の内容のエラーが報告されることがあ
り、このエラーが報告されると、ＢＰＵ（３ＪがｉｖＩ
ＭＵ（１１をアクセスし直すためのりトライ処理を行う
必要が生じ、処理が複軸になるという欠点があった。
本発明の目的
この発明は、上記のような従来のものの欠点を除去する
ためＣなされたもので、ＡＡＹｔ４１の内容のエラーが
検出されたときは、エラー信号（１０）がｃｗ（５）に
送られ、このエラー信号（１０）を受けたとき、ＣＭＰ
（５）は読み出し要求されたＭＵ（１１の内容の写しが
当該バッファ・メモ１月２）（二格納されていないと判
定したときと同様の信号を生成するように構成し、ＢＰ
ｔＪ１３）によるリトライ処理の不要なバッファ・メモ
リを提供することを目的としている。
ためＣなされたもので、ＡＡＹｔ４１の内容のエラーが
検出されたときは、エラー信号（１０）がｃｗ（５）に
送られ、このエラー信号（１０）を受けたとき、ＣＭＰ
（５）は読み出し要求されたＭＵ（１１の内容の写しが
当該バッファ・メモ１月２）（二格納されていないと判
定したときと同様の信号を生成するように構成し、ＢＰ
ｔＪ１３）によるリトライ処理の不要なバッファ・メモ
リを提供することを目的としている。
本発明の構成
矛２図はこの発明の一実施例を示すブロック図であり、
図において（１１、（３） 、 （４）’ 、 ｆ６）
、 を力、（９）は矛１図の同一符号と同一または相
当する部分を示し、ｔ８） 、 （１０） 、 （１υ
は矛１図の同一符号の示すものに相当する信号を示し、
（２ａ）はこの発明の一実施例のバッファ・メモリ、（
１２１はＢＰＵ（３）からＭＭＵ（１＋の内容の読み出
し要求が出されたとき、Ｅａｇ（７）からＡＡＹ（４）
の内容のエラーが検出されたというエラー信号００）が
送られてきたときは、ＭＭＵｔｌ）の内容の写じが当該
バッファ・メモリに格納されていないと判定したときと
同様に、ＭＩＳＳ（８）を有意レベルにするよう（二構
成されているとともに、ＥＲＲ（７）でＡＡＹ （４）
の内容のエラーが検出されないときは、従来のバッファ
・メモリ（２）におけるＣＭＰ （５）と同様の動作を
する判定器（以下ＣＭＣＫという）である。
図において（１１、（３） 、 （４）’ 、 ｆ６）
、 を力、（９）は矛１図の同一符号と同一または相
当する部分を示し、ｔ８） 、 （１０） 、 （１υ
は矛１図の同一符号の示すものに相当する信号を示し、
（２ａ）はこの発明の一実施例のバッファ・メモリ、（
１２１はＢＰＵ（３）からＭＭＵ（１＋の内容の読み出
し要求が出されたとき、Ｅａｇ（７）からＡＡＹ（４）
の内容のエラーが検出されたというエラー信号００）が
送られてきたときは、ＭＭＵｔｌ）の内容の写じが当該
バッファ・メモリに格納されていないと判定したときと
同様に、ＭＩＳＳ（８）を有意レベルにするよう（二構
成されているとともに、ＥＲＲ（７）でＡＡＹ （４）
の内容のエラーが検出されないときは、従来のバッファ
・メモリ（２）におけるＣＭＰ （５）と同様の動作を
する判定器（以下ＣＭＣＫという）である。
本発明の動作
次に動作について説明する。ＢＰＵ（３１か６ ＭＭＵ
（１１の内容読み出し要求が出されると、まず、バッフ
ァ・メモリ（２ａ）のＡＡＹ（４）が参照され、ＢＰＵ
（３）から読み出し要求されたＭＭｔＪｌｌ）の内容の
写しがバッファ・メモリ（２ａ）のＤＡＹ （６） （
二格納されているかどうかがＣＭＣＫ（１２）で判定さ
れる。内容の写しがＩＪＡＹ （６）１：格納されてい
ると判定されると、ＣＭＣＫ１２１からＨＩＴ（ｌυが
Ｉ）ＡＹ ｔ６）に送出され、Ｉ）ＡＹ （６）からＢ
ＰＵ （３１に対して読み出し要求された内容が転送さ
れる。
（１１の内容読み出し要求が出されると、まず、バッフ
ァ・メモリ（２ａ）のＡＡＹ（４）が参照され、ＢＰＵ
（３）から読み出し要求されたＭＭｔＪｌｌ）の内容の
写しがバッファ・メモリ（２ａ）のＤＡＹ （６） （
二格納されているかどうかがＣＭＣＫ（１２）で判定さ
れる。内容の写しがＩＪＡＹ （６）１：格納されてい
ると判定されると、ＣＭＣＫ１２１からＨＩＴ（ｌυが
Ｉ）ＡＹ ｔ６）に送出され、Ｉ）ＡＹ （６）からＢ
ＰＵ （３１に対して読み出し要求された内容が転送さ
れる。
一方、ＣＭＣＫ（ｌ渇で内容の写しが１）ＡＹ （６）
に格納されていないと判定されると、ＣＭＣＫｔ１２１
カら＋ｖｌＩＳＳ（８１がＧ Ｉ ｆ９）に送出され、
バッファ・メモリ（２ａ）からＭＭＵ（１１に対して、
ＢＰＵｔ３）から読み出し要求された内容がＧ Ｉ ｔ
、９）を経由して送られ、ＭｉＶＩＵＵ）からこの内容
を読み出し、バッファ・メモリ（２ａ）のＤＡＹ（６）
に格納するとともに、ＡＡＹ（４）ｌ二Ｌ）ＡＹ ｆ６
）に格納されたＭＭＵ ｔ １）の内容の写しの登録を
行う。■ＶＩＵ＋１）から読み出され、ＤＡＹ＋６）に
格納された内容は、同時にＢＰＵ （３） Ｃ転送され
る。
に格納されていないと判定されると、ＣＭＣＫｔ１２１
カら＋ｖｌＩＳＳ（８１がＧ Ｉ ｆ９）に送出され、
バッファ・メモリ（２ａ）からＭＭＵ（１１に対して、
ＢＰＵｔ３）から読み出し要求された内容がＧ Ｉ ｔ
、９）を経由して送られ、ＭｉＶＩＵＵ）からこの内容
を読み出し、バッファ・メモリ（２ａ）のＤＡＹ（６）
に格納するとともに、ＡＡＹ（４）ｌ二Ｌ）ＡＹ ｆ６
）に格納されたＭＭＵ ｔ １）の内容の写しの登録を
行う。■ＶＩＵ＋１）から読み出され、ＤＡＹ＋６）に
格納された内容は、同時にＢＰＵ （３） Ｃ転送され
る。
以上のように制御されるバッファ・メモリ（２ａ）にお
いて、ＡＡＹ（４）の内容のエラーのチェックが、ＥＲ
Ｒ（７１において行われ、ＡＡＹ （４）の内容のエラ
ーが検出されたときは、ＥＲＲ（７）からエラー信号（
１０）がＣＭＣＫ（１りに送られ、ＣＭＣＫ（１２はこ
のエラー信号住０）を受けると、ＡＡＹ（４）に保持さ
れている登録情報とは無関係に、ＭＩＳＳｔ８）がＧ
Ｉ （９）に送出され、読み出し要求された内容の写し
がＤＡＹ Ｌ６）に格納されていないと判定されたとき
と同様の動作をする。したがって、ＢＰＵ（３）による
リトライ処理が不要となる。
いて、ＡＡＹ（４）の内容のエラーのチェックが、ＥＲ
Ｒ（７１において行われ、ＡＡＹ （４）の内容のエラ
ーが検出されたときは、ＥＲＲ（７）からエラー信号（
１０）がＣＭＣＫ（１りに送られ、ＣＭＣＫ（１２はこ
のエラー信号住０）を受けると、ＡＡＹ（４）に保持さ
れている登録情報とは無関係に、ＭＩＳＳｔ８）がＧ
Ｉ （９）に送出され、読み出し要求された内容の写し
がＤＡＹ Ｌ６）に格納されていないと判定されたとき
と同様の動作をする。したがって、ＢＰＵ（３）による
リトライ処理が不要となる。
発明の他の適用例
なお、上記実施例ではアドレス・アレイ（４）の内容の
エラーを検出するものに限定したが、アドレス・プレイ
（４）の内容のエラー検出タイミング以前Ｃ二検出され
る他の要因のエラーの場合も、同じ考え方が適用できる
。
エラーを検出するものに限定したが、アドレス・プレイ
（４）の内容のエラー検出タイミング以前Ｃ二検出され
る他の要因のエラーの場合も、同じ考え方が適用できる
。
本発明の効果
以上のよう（二、この発明によれば、アドレス・アレイ
の内容のエラーが検出されたとき、従来のバッファ・メ
モリの場合のようにデータ処理装置から再び主メモリＣ
二対する読み出し要求を出すりトライ処理を実行する必
要がなくなり、処理が単純になるという利点がある。
の内容のエラーが検出されたとき、従来のバッファ・メ
モリの場合のようにデータ処理装置から再び主メモリＣ
二対する読み出し要求を出すりトライ処理を実行する必
要がなくなり、処理が単純になるという利点がある。
矛１図は従来のバッファ・メモリの−（４ｚｌ＋を示す
ブロック図、１１２図はこの発明の一゛犬１１ｉ１１例
を不すブロック図である。 図１（二おいて（１）は主メモリ、（２ａ）はバッファ
・メモリ、（３）はデータ処理装置、（４）はアドレス
・アレイ、（６）はデータ・プレイ、（力はエシーテエ
ソク回路、（９）はゲート、（１２は判定器、ｕｓ＋
、 ｔｒｏｔ ’＋ （Ｉｌｌ ハ（，１８号である。 なお各図中同一符号は同一または４１４当部分をボすも
のとする。 代理人 葛 野 信 −
ブロック図、１１２図はこの発明の一゛犬１１ｉ１１例
を不すブロック図である。 図１（二おいて（１）は主メモリ、（２ａ）はバッファ
・メモリ、（３）はデータ処理装置、（４）はアドレス
・アレイ、（６）はデータ・プレイ、（力はエシーテエ
ソク回路、（９）はゲート、（１２は判定器、ｕｓ＋
、 ｔｒｏｔ ’＋ （Ｉｌｌ ハ（，１８号である。 なお各図中同一符号は同一または４１４当部分をボすも
のとする。 代理人 葛 野 信 −
Claims (1)
- データ処理装置の処理に対応して大容量の主メモリの内
容の一部分の写しを格納しておくバッファ・メモリＣ二
おいて、当該バッファ・メモリに格納されている主メモ
リの内容の写しの登録情報を保持するアドレス・アレイ
を参照してデータ処理装置から読み出し要求された上記
主メモリの内容の写しが当該バッファ・メモリに格納さ
れているか否かを判定する判に器と、上記アドレス・ア
レイの内容のエラーを点検するエラーチェック回路と、
読み出し要求された上記主メモリの内容の写しが当該バ
ッファ・メモリＣ二格納されているときの上記判定器か
らの信号によって上記写しを上記データ処理装置（二転
送する手段と、読み出し要求された上記主メモリの内容
の写しが当該バッファ・メモリ（″−格納されていない
ときまたは上記エラーチェック回路シニおいて上記アド
レス・アレイの内容のエラーが検出されたときの上記判
定器からの信号によって上記データ処理装置から読み出
し要求された内容を上記主メモリから読み出し当該バッ
ファ・メモリＣ二格納する手段とを備えたことを％徴と
するバッファ・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157809A JPS5948880A (ja) | 1982-09-10 | 1982-09-10 | バツフア・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157809A JPS5948880A (ja) | 1982-09-10 | 1982-09-10 | バツフア・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5948880A true JPS5948880A (ja) | 1984-03-21 |
Family
ID=15657758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157809A Pending JPS5948880A (ja) | 1982-09-10 | 1982-09-10 | バツフア・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5948880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191942A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 障害処理装置 |
-
1982
- 1982-09-10 JP JP57157809A patent/JPS5948880A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191942A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 障害処理装置 |
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