JPH0682340B2 - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
- Publication number
- JPH0682340B2 JPH0682340B2 JP63030356A JP3035688A JPH0682340B2 JP H0682340 B2 JPH0682340 B2 JP H0682340B2 JP 63030356 A JP63030356 A JP 63030356A JP 3035688 A JP3035688 A JP 3035688A JP H0682340 B2 JPH0682340 B2 JP H0682340B2
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- 238000012544 monitoring process Methods 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主記憶装置から読出されたデータをブロック
単位に記憶するキャッシュメモリと、主記憶装置から読
出されたデータを一時に１ブロック以上記憶するバッフ
ァ記憶装置と、主記憶装置へのストアデータを記憶する
ストアデータバッファを有するキャッシュメモリ装置に
関する。
単位に記憶するキャッシュメモリと、主記憶装置から読
出されたデータを一時に１ブロック以上記憶するバッフ
ァ記憶装置と、主記憶装置へのストアデータを記憶する
ストアデータバッファを有するキャッシュメモリ装置に
関する。
従来、この種のキャッシュメモリ装置は、バッファ記憶
装置からキャッシュメモリへの書込みを、バッファ記憶
装置に保持されているブロックに続いて主記憶装置から
次のブロックリードが必要になった時の、主記憶装置か
らバッファ記憶装置へデータが転送されるまでのアクセ
スタイム中に限って行なわれていた。
装置からキャッシュメモリへの書込みを、バッファ記憶
装置に保持されているブロックに続いて主記憶装置から
次のブロックリードが必要になった時の、主記憶装置か
らバッファ記憶装置へデータが転送されるまでのアクセ
スタイム中に限って行なわれていた。
〔発明が解決しようとする課題〕 上述した従来のキャッシュメモリ装置は、バッファ記憶
装置からキャッシュメモリへの書込みが、新たに必要と
なった主記憶装置からのブロックリード時に、主記憶装
置へリード要求を出してから最初のデータがバッファ記
憶装置へ書込まれるまでのキャッシュメモリの空時間に
行なわれるので、データがバッファ記憶装置に保持され
たままキャッシュメモリに転送されていない状態が長く
続くことがあり、この間にバッファ記憶装置に保持され
ているブロック対応のデータに対する演算実行部からの
ストア要求があると、そのストア要求以降のキャッシュ
メモリへのアクセスを中断させ、バッファ記憶装置から
のキャッシュメモリへの書込みを全て完了させた後、前
記ストア要求をキャッシュメモリに対して実行するまで
キャッシュメモリへのアクセスができないため、バッフ
ァ記憶装置にデータが長く保持されていることはそれだ
けストア要求に遭遇するチャンスが多くシステムとして
の性能低下をきたすという欠点がある。
装置からキャッシュメモリへの書込みが、新たに必要と
なった主記憶装置からのブロックリード時に、主記憶装
置へリード要求を出してから最初のデータがバッファ記
憶装置へ書込まれるまでのキャッシュメモリの空時間に
行なわれるので、データがバッファ記憶装置に保持され
たままキャッシュメモリに転送されていない状態が長く
続くことがあり、この間にバッファ記憶装置に保持され
ているブロック対応のデータに対する演算実行部からの
ストア要求があると、そのストア要求以降のキャッシュ
メモリへのアクセスを中断させ、バッファ記憶装置から
のキャッシュメモリへの書込みを全て完了させた後、前
記ストア要求をキャッシュメモリに対して実行するまで
キャッシュメモリへのアクセスができないため、バッフ
ァ記憶装置にデータが長く保持されていることはそれだ
けストア要求に遭遇するチャンスが多くシステムとして
の性能低下をきたすという欠点がある。
本発明のキャッシュメモリ装置は、 キャッシュメモリが使用されていないアイドル状態を検
出する手段と、 ストアデータバッファの残容量を監視する手段と、 ストアデータバッファの残容量が所定量以上で、かつア
イドル状態が検出されると、バッファ記憶装置からキャ
ッシュメモリへのデータの転送を起動する手段を有す
る。
出する手段と、 ストアデータバッファの残容量を監視する手段と、 ストアデータバッファの残容量が所定量以上で、かつア
イドル状態が検出されると、バッファ記憶装置からキャ
ッシュメモリへのデータの転送を起動する手段を有す
る。
キャッシュメモリにアクセス不要な命令等でキャッシュ
メモリがアイドル状態になり、ストアデータバッファの
格納余地が十分あり、かつキャッシュメモリが使用され
ていない状態のとき、随時バッファ記憶装置からキャッ
シュメモリへの書込みが行なわれるので、バッファ記憶
装置におけるデータの保持期間の短縮ができ、システム
の性能低下を防止できる。
メモリがアイドル状態になり、ストアデータバッファの
格納余地が十分あり、かつキャッシュメモリが使用され
ていない状態のとき、随時バッファ記憶装置からキャッ
シュメモリへの書込みが行なわれるので、バッファ記憶
装置におけるデータの保持期間の短縮ができ、システム
の性能低下を防止できる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のキャッシュメモリ装置の一実施例のブ
ロック図である。
ロック図である。
リクエストレジスタ10はアクセス要求の種別と指示内容
および有効性を含むリクエストコードとアクセス要求の
アドレスを保持するレジスタで、リクエストコードは結
線107により制御回路70へ送られリクエストコードが解
析されて、第１図に示される各部に必要な制御信号が生
成され分配される。一方、リクエストレジスタ10のアド
レス出力は必要に応じて各部へ分配される。
および有効性を含むリクエストコードとアクセス要求の
アドレスを保持するレジスタで、リクエストコードは結
線107により制御回路70へ送られリクエストコードが解
析されて、第１図に示される各部に必要な制御信号が生
成され分配される。一方、リクエストレジスタ10のアド
レス出力は必要に応じて各部へ分配される。
キャッシュメモリに登録されているブロックと主記憶装
置のブロックとの対応を記憶するキャッシュメモリのア
ドレス部であるアドレスアレイ20のアドレスは、セット
アドレス（結線101）により結線201を経て読出され、検
出回路21でリクエストレジスタ10内のキーアドレス（結
線102）との一致と、アドレスアレイ20内に記憶された
エントリの有効性を表示するＶビット（結線202）が調
べられる。前記キーアドレスが一致しかつＶビットがオ
ンの場合、ファウンドブロックと称し結線211のFDB信号
をオンとして、制御回路70へ目的のデータがキャッシュ
メモリ内に存在することを通知する。検出回路53は、リ
クエストレジスタ10に保持された、キーアドレスとセッ
トアドレスからなるブロックアドレス（結線106）と、
バッフア記憶装置51に登録されているデータのブロック
アドレスを保持するブロックアドレスレジスタ52の出力
との一致と、バッファ制御バッファ50内に、バッファ記
憶装置51のエントリ単位に保持されたエントリ有効ビッ
ト（以下BEVビットと記す）を調べ、BEVビットがオン
で、かつ上記ブロックアドレスの一致が検出された場
合、バッファ記憶装置一致信号（以下BBM信号と記す）
を結線531を経由して制御回路70へ通知する。また、BEV
ビットは同時に結線501により制御回路70に出力され
る。
置のブロックとの対応を記憶するキャッシュメモリのア
ドレス部であるアドレスアレイ20のアドレスは、セット
アドレス（結線101）により結線201を経て読出され、検
出回路21でリクエストレジスタ10内のキーアドレス（結
線102）との一致と、アドレスアレイ20内に記憶された
エントリの有効性を表示するＶビット（結線202）が調
べられる。前記キーアドレスが一致しかつＶビットがオ
ンの場合、ファウンドブロックと称し結線211のFDB信号
をオンとして、制御回路70へ目的のデータがキャッシュ
メモリ内に存在することを通知する。検出回路53は、リ
クエストレジスタ10に保持された、キーアドレスとセッ
トアドレスからなるブロックアドレス（結線106）と、
バッフア記憶装置51に登録されているデータのブロック
アドレスを保持するブロックアドレスレジスタ52の出力
との一致と、バッファ制御バッファ50内に、バッファ記
憶装置51のエントリ単位に保持されたエントリ有効ビッ
ト（以下BEVビットと記す）を調べ、BEVビットがオン
で、かつ上記ブロックアドレスの一致が検出された場
合、バッファ記憶装置一致信号（以下BBM信号と記す）
を結線531を経由して制御回路70へ通知する。また、BEV
ビットは同時に結線501により制御回路70に出力され
る。
制御回路70は、リクエストレジスタ10がリード要求を受
け付けると、FDB信号とBBM信号とを調べ、基本的には以
下の処理を実行する。
け付けると、FDB信号とBBM信号とを調べ、基本的には以
下の処理を実行する。
（１）FDB信号がオフの場合。この場合は、キャッシュ
メモリ内には要求されたデータが存在しないということ
なので、制御回路70はブロックリード要求を主記憶装置
に対して送出する。そして主記憶装置からリードデータ
が返送されるまでの間、リクエストレジスタ10をそのま
ま保持するとともに、アドレスアレイ20とブロックアド
レスレジスタ52へそれぞれリクエストレジスタ10内のキ
ーアドレス（結線102）とブロックアドレス（結線106）
の登録を行なうとともに、もしバッファ記憶装置51に前
回の要求によるBEVビットがオンで有効なデータが存在
するときは、キャシュメモリのデータを記憶するデータ
アレイ40へバッファ記憶装置51のデータを切替回路64、
結線641、切替回路61を経て移送する。また、制御回路7
0はデータアレイ40がアイドル状態、即ち、リクエスト
レジスタ10にアクセス要求がない場合、およびデータア
レイ40のアクセスが不要なリクエストが存在する状態で
あるかどうかを監視し、アイドル状態で、かつストアバ
ッファのバッファリング状態にまだ余裕があること、即
ちバッファ記憶装置51からデータアレイ40へのエントリ
移送を優先してもストアデータバッファがフル状態にな
らないことを検出したときバッファ制御バッファ50内の
BEVビットがオンのエントリから結線511,641を経てデー
タアレイ40に書込み、書込みが終るとバッファ制御バッ
ファ50内の該当するBEVビットをオフとする。また、ブ
ロックリードは主記憶装置の１ブロックの転送要求であ
り、本実施例のバッファ記憶装置51は64バイトの大きさ
を持ち、主記憶装置とのデータ転送幅は８バイトである
ため８回主記憶リードデータが出力される。１回目の主
記憶リードデータは切替回路63を介してバッファ記憶装
置51に登録されると同時に切替回路64,切替回路62を介
し要求元へ返送され、２回目以降のリードデータはバッ
ファ記憶回路51に登録される。
メモリ内には要求されたデータが存在しないということ
なので、制御回路70はブロックリード要求を主記憶装置
に対して送出する。そして主記憶装置からリードデータ
が返送されるまでの間、リクエストレジスタ10をそのま
ま保持するとともに、アドレスアレイ20とブロックアド
レスレジスタ52へそれぞれリクエストレジスタ10内のキ
ーアドレス（結線102）とブロックアドレス（結線106）
の登録を行なうとともに、もしバッファ記憶装置51に前
回の要求によるBEVビットがオンで有効なデータが存在
するときは、キャシュメモリのデータを記憶するデータ
アレイ40へバッファ記憶装置51のデータを切替回路64、
結線641、切替回路61を経て移送する。また、制御回路7
0はデータアレイ40がアイドル状態、即ち、リクエスト
レジスタ10にアクセス要求がない場合、およびデータア
レイ40のアクセスが不要なリクエストが存在する状態で
あるかどうかを監視し、アイドル状態で、かつストアバ
ッファのバッファリング状態にまだ余裕があること、即
ちバッファ記憶装置51からデータアレイ40へのエントリ
移送を優先してもストアデータバッファがフル状態にな
らないことを検出したときバッファ制御バッファ50内の
BEVビットがオンのエントリから結線511,641を経てデー
タアレイ40に書込み、書込みが終るとバッファ制御バッ
ファ50内の該当するBEVビットをオフとする。また、ブ
ロックリードは主記憶装置の１ブロックの転送要求であ
り、本実施例のバッファ記憶装置51は64バイトの大きさ
を持ち、主記憶装置とのデータ転送幅は８バイトである
ため８回主記憶リードデータが出力される。１回目の主
記憶リードデータは切替回路63を介してバッファ記憶装
置51に登録されると同時に切替回路64,切替回路62を介
し要求元へ返送され、２回目以降のリードデータはバッ
ファ記憶回路51に登録される。
（２）FDB信号がオンの場合。この場合は、BBM信号が参
照され、BBM信号がオフならば切替回路66を介し結線661
を経てデータアレイアドレス（結線104）によりデータ
アレイ40から読出されたデータが、BBM信号がオンなら
ばブロック内データアレイアドレス（結線105）でバッ
ファ記憶装置51から読出されたデータが切替回路62で切
替えられて要求元へ返送される。
照され、BBM信号がオフならば切替回路66を介し結線661
を経てデータアレイアドレス（結線104）によりデータ
アレイ40から読出されたデータが、BBM信号がオンなら
ばブロック内データアレイアドレス（結線105）でバッ
ファ記憶装置51から読出されたデータが切替回路62で切
替えられて要求元へ返送される。
慨略のリード要求処理は上記のとおりであるが、リード
要求の時に、ストア要求による処理途中のデータがスト
アデータバッファ33に残っており、かつ、そのストアの
エリアがリード要求と同一エリアである場合、ブロック
アドレスを比較する検出回路34とブロック内データアレ
イアドレス（８バイトアドレス）を比較する検出回路35
で、ストアアドレスバッファ31のアドレスデータを結線
311でブロックアドレス、結線312でブロック内データア
レイアドレスをそれぞれ入力し、リード要求のブロック
アドレス（結線106）、ブロック内データアレイアドレ
ス（結線105）とが比較されて同一エリア内のストアデ
ータがあることが検出され、結線341,351により制御回
路70に通知されることにより、制御回路70によって処理
途中のストア要求の処理終了までリード要求の処理は待
ち合わされる。ストア要求がリクエストレジスタに受付
けられると、ブロックアドレス（結線106）と、ブロッ
ク内データアレイアドレス（結線105）がストアアドレ
スバッファ31に登録され、制御回路70で解読されたスト
アの形態を指定するストア形態情報とストアデータバッ
ファ33のエントリの有効を示すＶビット（以下SAVビッ
トと記す）がストア制御バッファ30に登録される。この
時SAVビットはオンとして登録され、パス301を経由して
検出回路34,35および制御回路70へ伝達され、本ストア
要求処理が終了した時点でオフにされる。前記ストア要
求のアドレスの登録に遅れて演算実行部（不図示）で準
備されたストアデータ（８バイト）とバイト単位のスト
ア実行の可／否を示すストアマスクが送られて来ると、
それぞれストアデータバッファ33とストアマスクバッフ
ァ32に登録された後、ストア制御バッファ30、ストアア
ドレスバッファ31、ストアマスクバッファ32、ストアデ
ータバッファ33が同時に読出され、主記憶装置へ、主記
憶要求コードとしてストア制御バッファ30から読出され
た情報が、主記憶要求アドレスとして結線313を経、切
替回路65を通ってストアアドレスバッファ31の出力が、
主記憶ストアマスクとしてストアマスクバッファ32の出
力が、主記憶ストアデータとしてストアデータバッファ
32が送出され、ストア要求の処理が終了する。上記スト
ア要求時FDB信号がオンの場合は、主記憶装置への送出
に先立ちデータアレイ40へのストアデータの書込みが結
線331を経由し、切替回路61を経て実行され、または直
接要求元へ切替回路62を介して反送される。また、スト
ア要求処理においては、ストア要求アドレスがバッファ
記憶装置51上のブロックに対するものか否か調べられ、
BBM信号がオンの場合は上記ストア要求の処理に先行し
てバッファ記憶装置51からデータアレイ40に対してバッ
ファ記憶装置51の中でまだキャッシュメモリへの移送が
終了していないエントリ（バッファ制御バッファ50内の
BEVビトがオン）の移送が行われ、その後ストア要求が
処理されデータアレイ40上のデータと主記憶装置のデー
タ間で不一致が生じないように制御される。
要求の時に、ストア要求による処理途中のデータがスト
アデータバッファ33に残っており、かつ、そのストアの
エリアがリード要求と同一エリアである場合、ブロック
アドレスを比較する検出回路34とブロック内データアレ
イアドレス（８バイトアドレス）を比較する検出回路35
で、ストアアドレスバッファ31のアドレスデータを結線
311でブロックアドレス、結線312でブロック内データア
レイアドレスをそれぞれ入力し、リード要求のブロック
アドレス（結線106）、ブロック内データアレイアドレ
ス（結線105）とが比較されて同一エリア内のストアデ
ータがあることが検出され、結線341,351により制御回
路70に通知されることにより、制御回路70によって処理
途中のストア要求の処理終了までリード要求の処理は待
ち合わされる。ストア要求がリクエストレジスタに受付
けられると、ブロックアドレス（結線106）と、ブロッ
ク内データアレイアドレス（結線105）がストアアドレ
スバッファ31に登録され、制御回路70で解読されたスト
アの形態を指定するストア形態情報とストアデータバッ
ファ33のエントリの有効を示すＶビット（以下SAVビッ
トと記す）がストア制御バッファ30に登録される。この
時SAVビットはオンとして登録され、パス301を経由して
検出回路34,35および制御回路70へ伝達され、本ストア
要求処理が終了した時点でオフにされる。前記ストア要
求のアドレスの登録に遅れて演算実行部（不図示）で準
備されたストアデータ（８バイト）とバイト単位のスト
ア実行の可／否を示すストアマスクが送られて来ると、
それぞれストアデータバッファ33とストアマスクバッフ
ァ32に登録された後、ストア制御バッファ30、ストアア
ドレスバッファ31、ストアマスクバッファ32、ストアデ
ータバッファ33が同時に読出され、主記憶装置へ、主記
憶要求コードとしてストア制御バッファ30から読出され
た情報が、主記憶要求アドレスとして結線313を経、切
替回路65を通ってストアアドレスバッファ31の出力が、
主記憶ストアマスクとしてストアマスクバッファ32の出
力が、主記憶ストアデータとしてストアデータバッファ
32が送出され、ストア要求の処理が終了する。上記スト
ア要求時FDB信号がオンの場合は、主記憶装置への送出
に先立ちデータアレイ40へのストアデータの書込みが結
線331を経由し、切替回路61を経て実行され、または直
接要求元へ切替回路62を介して反送される。また、スト
ア要求処理においては、ストア要求アドレスがバッファ
記憶装置51上のブロックに対するものか否か調べられ、
BBM信号がオンの場合は上記ストア要求の処理に先行し
てバッファ記憶装置51からデータアレイ40に対してバッ
ファ記憶装置51の中でまだキャッシュメモリへの移送が
終了していないエントリ（バッファ制御バッファ50内の
BEVビトがオン）の移送が行われ、その後ストア要求が
処理されデータアレイ40上のデータと主記憶装置のデー
タ間で不一致が生じないように制御される。
以上説明したように本発明は、バッファ記憶装置からキ
ャッシュメモリへの書込みをストアバッファの格納余地
が十分ありかつキャッシュメモリが使用されていない状
態のときキャッシュメモリへの書込みを行うことによ
り、バッファ記憶装置からキャッシュメモリへの書込み
によって発生しうるキャッシュメモリへのアクセス不可
期間の短縮を計り、システムの性能低下を防止できる効
果がある。
ャッシュメモリへの書込みをストアバッファの格納余地
が十分ありかつキャッシュメモリが使用されていない状
態のときキャッシュメモリへの書込みを行うことによ
り、バッファ記憶装置からキャッシュメモリへの書込み
によって発生しうるキャッシュメモリへのアクセス不可
期間の短縮を計り、システムの性能低下を防止できる効
果がある。
第１図は本発明のキャッシュメモリ装置の一実施例のブ
ロック図である。 10……リクエストレジスタ、 20……アドレスアレイ、 30……ストア制御バッファ、 31……ストアアドレスバッファ、 32……ストアマスクバッファ、 33……ストアデータバッファ、 40……データアレイ、 50……バッファ制御バッファ、 51……バッファ記憶装置、 52……ブロックアドレスレジスタ、 21,34,35,53……検出回路、 61,62,63,64,65,66……切替回路、 70……制御回路。
ロック図である。 10……リクエストレジスタ、 20……アドレスアレイ、 30……ストア制御バッファ、 31……ストアアドレスバッファ、 32……ストアマスクバッファ、 33……ストアデータバッファ、 40……データアレイ、 50……バッファ制御バッファ、 51……バッファ記憶装置、 52……ブロックアドレスレジスタ、 21,34,35,53……検出回路、 61,62,63,64,65,66……切替回路、 70……制御回路。
Claims (1)
- 【請求項１】主記憶装置から読出されたデータをブロッ
ク単位に記憶するキャッシュメモリと、主記憶装置から
読出されたデータを一時に１ブロック以上記憶するバッ
ファ記憶装置と、主記憶装置へのストアデータを記憶す
るストアデータバッファを有するキャッシュメモリ装置
において、 キャッシュメモリが使用されていないアイドル状態を検
出する手段と、 ストアデータバッファの残容量を監視する手段と、 ストアデータバッファの残容量が所定量以上で、かつア
イドル状態が検出されると、バッファ記憶装置からキャ
ッシュメモリへのデータの転送を起動する手段を有する
ことを特徴とするキャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030356A JPH0682340B2 (ja) | 1988-02-12 | 1988-02-12 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030356A JPH0682340B2 (ja) | 1988-02-12 | 1988-02-12 | キャッシュメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01205355A JPH01205355A (ja) | 1989-08-17 |
| JPH0682340B2 true JPH0682340B2 (ja) | 1994-10-19 |
Family
ID=12301578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63030356A Expired - Lifetime JPH0682340B2 (ja) | 1988-02-12 | 1988-02-12 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682340B2 (ja) |
-
1988
- 1988-02-12 JP JP63030356A patent/JPH0682340B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01205355A (ja) | 1989-08-17 |
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