JPS5949622A - 入出力装置のアクセス方式 - Google Patents
入出力装置のアクセス方式Info
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- JPS5949622A JPS5949622A JP15948682A JP15948682A JPS5949622A JP S5949622 A JPS5949622 A JP S5949622A JP 15948682 A JP15948682 A JP 15948682A JP 15948682 A JP15948682 A JP 15948682A JP S5949622 A JPS5949622 A JP S5949622A
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- Japan
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- signal
- signal line
- output
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用夕〕野〕
本発明は、モノニール化きれた入出力制餌１装置のアク
セス方式に関するものである。
セス方式に関するものである。
プログラマブルコントローラシステムにおける入出力割
面装置は小型、 １ｌｊｌ ＩＪｉで、かつ回路の大技
密度を高くすることなどから、モノニール＋ｆ４ 竜ト
なっているのが一般的で、必要に応じて別の回に’６礪
能を有したモノニールを追加表装するなどしてその制６
１１機能の拡大を図っている。
面装置は小型、 １ｌｊｌ ＩＪｉで、かつ回路の大技
密度を高くすることなどから、モノニール＋ｆ４ 竜ト
なっているのが一般的で、必要に応じて別の回に’６礪
能を有したモノニールを追加表装するなどしてその制６
１１機能の拡大を図っている。
８１１図は入出力モノユール板の余１祝図であって、１
１は表面板、１２はそれに租直に数句けらｉした回ｈ１
１１！実装用の基板、１３は接栓部を示し５図示してい
ない装置本体のメス型コネクメに挿入きれるものであり
、実際にはこの入出力モノユール板が多数板並設しであ
る。
１は表面板、１２はそれに租直に数句けらｉした回ｈ１
１１！実装用の基板、１３は接栓部を示し５図示してい
ない装置本体のメス型コネクメに挿入きれるものであり
、実際にはこの入出力モノユール板が多数板並設しであ
る。
第２図は入出力モノユール板１の内部回ｉ：？５ ｔｆ
Ｙ成を示したものであって、２ば接栓部１３より引込ま
れたデータイ１１込み信号線群、３け記憶保持部、４は
その記１け１：Ｉ；持Ｈｆ１＋ ３と接続でれたデータ
読取り信号線１１゛Ｃ２５けストローブ１ｄ号線、６
ＶＪ什：様の入出力モノユール板を選ぶために入力され
る泗ＩＲはりの選択信号線、７は記↑は保持部３にデー
タを１１込み、あるいは読取るためのζ１１込み＋ ；
ｔ＊、取り制６１１１部を示し、記憶保持部３との間に
書込み同期信号槻８と胱取り同期信号線９を有している
。前記の記１は保持部３け謀舷のフリップフロツノを有
しているが、そのフリップフロツノに対して新たなデー
タを４！１込んだり、′また、それを読取ることＫよっ
□てそのｔａ能を果たすものである。第３図および第４
図に従って、その１００作説明をする。
Ｙ成を示したものであって、２ば接栓部１３より引込ま
れたデータイ１１込み信号線群、３け記憶保持部、４は
その記１け１：Ｉ；持Ｈｆ１＋ ３と接続でれたデータ
読取り信号線１１゛Ｃ２５けストローブ１ｄ号線、６
ＶＪ什：様の入出力モノユール板を選ぶために入力され
る泗ＩＲはりの選択信号線、７は記↑は保持部３にデー
タを１１込み、あるいは読取るためのζ１１込み＋ ；
ｔ＊、取り制６１１１部を示し、記憶保持部３との間に
書込み同期信号槻８と胱取り同期信号線９を有している
。前記の記１は保持部３け謀舷のフリップフロツノを有
しているが、そのフリップフロツノに対して新たなデー
タを４！１込んだり、′また、それを読取ることＫよっ
□てそのｔａ能を果たすものである。第３図および第４
図に従って、その１００作説明をする。
書込み動作の場合
図示していない中央制却装置（以下ＣＰＵと略す）より
１選択信号紳６−にに送出されてきた第３図（ａ）の選
択信号と、ストローブ信号線５土に送出されてきたスト
ローブ信号は、１°込み、読取ｐ制御部７で第３図（ｂ
）の書込み同期信号を形成し、癲込み同期１ｄ号８上へ
送出し、この店込み同期信号の立」ニリ端で書込み１ご
移線群２に送出されてぎた新たｈｔ込み信号群ｆＣ）を
記１は保持部３へ１込む。すなわち、記１は保持部３の
出力信号（ｄ）は時間ｔｎの間だけ古い出力信号群であ
ったものが１時間ｔ。−１−１では新たな信号群再書込
みされ、更新される。
１選択信号紳６−にに送出されてきた第３図（ａ）の選
択信号と、ストローブ信号線５土に送出されてきたスト
ローブ信号は、１°込み、読取ｐ制御部７で第３図（ｂ
）の書込み同期信号を形成し、癲込み同期１ｄ号８上へ
送出し、この店込み同期信号の立」ニリ端で書込み１ご
移線群２に送出されてぎた新たｈｔ込み信号群ｆＣ）を
記１は保持部３へ１込む。すなわち、記１は保持部３の
出力信号（ｄ）は時間ｔｎの間だけ古い出力信号群であ
ったものが１時間ｔ。−１−１では新たな信号群再書込
みされ、更新される。
読取り動作の場合、
同様に、図示されていないＣＰＵよ＃）選択信号、１．
！ｉＩ６み、ｉ席数り制御部７に入力され、読取り信号
（＋））を形成する。これによって、記憶保持部３の出
力部に設けたデートを開き、読取り信号群ｉｃ）が絖」
Ｎり信号線群４に送出される。
！ｉＩ６み、ｉ席数り制御部７に入力され、読取り信号
（＋））を形成する。これによって、記憶保持部３の出
力部に設けたデートを開き、読取り信号群ｉｃ）が絖」
Ｎり信号線群４に送出される。
上述したように、従来技術では、記憶保持部３を構成す
るフリツノフロップ数は、癩込み信号線！洋あるいは読
取り１ｄ号ａ を洋の数と等しいだけしかモノニール内
に設置（ｔ しておらず、記１意保持容゛：廿は少なく
、それを増やすためにはモノニール仮１そのものを増や
さなければならなかった。従・っ゛〔、装置全１．ドが
大型なものとがり、設置スペースも大きくなり、さらに
コストも高いものとなる等の欠点があった。
るフリツノフロップ数は、癩込み信号線！洋あるいは読
取り１ｄ号ａ を洋の数と等しいだけしかモノニール内
に設置（ｔ しておらず、記１意保持容゛：廿は少なく
、それを増やすためにはモノニール仮１そのものを増や
さなければならなかった。従・っ゛〔、装置全１．ドが
大型なものとがり、設置スペースも大きくなり、さらに
コストも高いものとなる等の欠点があった。
本発明は、前述の欠点に艦みなされ２＋：ノユール内に
、０円１と接続される引込み１ｄす線数、１〉るいｒｉ
ｉｔＡ！取り信号線数以上の記憶保持部を持たせて多
くのｉｆｆ報を五をｔ：己憶させ、かつ既設の信号線数
でＣＰＵとアクセス可能とすることにある。
、０円１と接続される引込み１ｄす線数、１〉るいｒｉ
ｉｔＡ！取り信号線数以上の記憶保持部を持たせて多
くのｉｆｆ報を五をｔ：己憶させ、かつ既設の信号線数
でＣＰＵとアクセス可能とすることにある。
本発明は、モノニール選択信号を時分割して記１は保持
部の選択信号および制御部の選択信号とに２分割し、そ
れをＣＰＵより入出力モノニールに送出し、該当するモ
ノニールではその１を号をプログラムによって弁別して
多くの記憶保持部をモノニール内に持たせるようにした
ものである。
部の選択信号および制御部の選択信号とに２分割し、そ
れをＣＰＵより入出力モノニールに送出し、該当するモ
ノニールではその１を号をプログラムによって弁別して
多くの記憶保持部をモノニール内に持たせるようにした
ものである。
以下第５図〜第９図に従って本発明を詳述する。
第５図は本発明の一実施例を示す入出力モノニールのブ
ロック（１１７成図であり、ｆｉ＋２明を容易にするた
め、記憶保持部をＡ群、０群とし、従来の倍の２群分の
機能をもたせたものについて説明する。同図中、第２図
と同一符号を付しであるものは同一機能を有するもので
あるが、本実施例においては１込み信号を記憶すると共
に、読取り制御されることによυその内容を出力する第
１の記憶保持部１６と第２の記憶保持部１７と、図示１
−ていないＣＰＵからの制御部選択信号線２２．記憶保
持部選択信号紳２３並びにストローブ信号 第１．第２の記憶保持部に対し、書込み同期１６号並び
に読取り信号を出力するＨ７ｌＪ ｊｌｌ１部２４とを
有しＣいる。１８〜２１はその信号線を示す。
ロック（１１７成図であり、ｆｉ＋２明を容易にするた
め、記憶保持部をＡ群、０群とし、従来の倍の２群分の
機能をもたせたものについて説明する。同図中、第２図
と同一符号を付しであるものは同一機能を有するもので
あるが、本実施例においては１込み信号を記憶すると共
に、読取り制御されることによυその内容を出力する第
１の記憶保持部１６と第２の記憶保持部１７と、図示１
−ていないＣＰＵからの制御部選択信号線２２．記憶保
持部選択信号紳２３並びにストローブ信号 第１．第２の記憶保持部に対し、書込み同期１６号並び
に読取り信号を出力するＨ７ｌＪ ｊｌｌ１部２４とを
有しＣいる。１８〜２１はその信号線を示す。
、ｇｓ図に示す如き２群Ｈｔｔ成の入出力モノニールに
おける書込み、読取りアクセス動作をｍ ６図。
おける書込み、読取りアクセス動作をｍ ６図。
第７図に従って説明する。
’１１’込、７１−！１１１１作の場往記憶保持部へ真
のデータを１込むためには、必ず第６図に示す時間ｔＡ
ＩおよびｔＩｌｌのＢＭｌｌＩ１１作を行なＪっせるも
のとする。これは、プログラムｆｌｒｌＪ呻でも後述の
ように入出力モノニールを制御する巻装がある。
のデータを１込むためには、必ず第６図に示す時間ｔＡ
ＩおよびｔＩｌｌのＢＭｌｌＩ１１作を行なＪっせるも
のとする。これは、プログラムｆｌｒｌＪ呻でも後述の
ように入出力モノニールを制御する巻装がある。
時間ｔＡ、ではｆｌｉｌｌ １ｍ４１部選沢信号線２２
−１：に４６図１ａ）の、Ｊ′ｔ１沢信号全信号し、こ
れと同時に１込み１ｇ号線群２−にに第６図（ｄ）の訃
込み信号を制御１１１部２４に対１゜入力し、書込み同
期信号１ｃＪの立上り端でこれらの諸データを制餌１部
２４に一時記憶さする。この一時記憶され′ＩＣ，諸デ
ータは解読され、それに該当する記１は保持部が第１の
記１は保持部１６であれば、同期信号線１１４を介して
第６１’ｌ（Ｌ＋３の同（υＪ倍信号入力さ〕Ｌ。
−１：に４６図１ａ）の、Ｊ′ｔ１沢信号全信号し、こ
れと同時に１込み１ｇ号線群２−にに第６図（ｄ）の訃
込み信号を制御１１１部２４に対１゜入力し、書込み同
期信号１ｃＪの立上り端でこれらの諸データを制餌１部
２４に一時記憶さする。この一時記憶され′ＩＣ，諸デ
ータは解読され、それに該当する記１は保持部が第１の
記１は保持部１６であれば、同期信号線１１４を介して
第６１’ｌ（Ｌ＋３の同（υＪ倍信号入力さ〕Ｌ。
眉込みがなされる。−チた、それが第２の記憶保持部１
７であればｆｉ１期信号線１８を介して同期信号が入力
され、１込みがなされる。
７であればｆｉ１期信号線１８を介して同期信号が入力
され、１込みがなされる。
−また１時間Ｌａ、の期間でけ記憶（呆持部選択は母線
２３」二に記憶保持ＢＩＳ選択信号を出力し、これと同
時にストローブ信号線５」二にストローブ信号を出力し
、記憶保持部に入力せしめる。このとぎの記憶保持部１
６ 、１７への諸データの１込みは時間ｔＡｌの期間に
該当１１込み同期信号ｆＪｊＯケ゛−トを開いておくこ
とにより達成できる。ｔｉ１１時間において時間ｔｎは
過去のデータが蓄積されており、時間Ｌｎ＋１ では
り込み同期信号（Ｃ）の立」二り端で新た々データが内
１庄更新される。ここで、第６図（（量）に示す波形ば
、制位（１部２４に入力される記憶保持出力信号であり
、第６図（ｆ）は選択制御された記憶保持部１６に入力
１れる記１は保持出力信号を示すものである。
２３」二に記憶保持ＢＩＳ選択信号を出力し、これと同
時にストローブ信号線５」二にストローブ信号を出力し
、記憶保持部に入力せしめる。このとぎの記憶保持部１
６ 、１７への諸データの１込みは時間ｔＡｌの期間に
該当１１込み同期信号ｆＪｊＯケ゛−トを開いておくこ
とにより達成できる。ｔｉ１１時間において時間ｔｎは
過去のデータが蓄積されており、時間Ｌｎ＋１ では
り込み同期信号（Ｃ）の立」二り端で新た々データが内
１庄更新される。ここで、第６図（（量）に示す波形ば
、制位（１部２４に入力される記憶保持出力信号であり
、第６図（ｆ）は選択制御された記憶保持部１６に入力
１れる記１は保持出力信号を示すものである。
読取り動作の」易汀
前述の）Ｕ込み動作の場合と同様に、記憶保持部の頁の
データを読取るためにも第７図に示す時間れはプログラ
ム制１ｉ１１でも後述のように入出力モノニールを側位
（１する巻装がある。
データを読取るためにも第７図に示す時間れはプログラ
ム制１ｉ１１でも後述のように入出力モノニールを側位
（１する巻装がある。
時間ｔＡ２の期間では制餌１部選１Ｆ＜１パリ１Ｊｉｌ
２２上に１ｌｊｌＢｕ ＢＩＳ選択信号（ａ）を送出
し、これと回路にイ４込み１言号４Ｉｉ！２ 、上に第
７図＋ｄ）の書込み信号を出力し、ぞれをｔｌｉｌｌ
１１ｔ１１部２４に入力し、第７図（ｃ）の９１１込み
同期信弓の立−１ニリ端でこれらの諸データを−まず制
０１１１部：二ｌムに一時１−１ｔ； １１きせる。こ
の一時ｌ記憶さ７１．たｉＩＩ！ｉデータはそこでＩＩ
Ｉ＃読さＪｔて、該当する記１は保持部１６゛または１
７およびΦを取り信号線１９また１７Ｊ：：４１のケ゛
−トを開く。
２２上に１ｌｊｌＢｕ ＢＩＳ選択信号（ａ）を送出
し、これと回路にイ４込み１言号４Ｉｉ！２ 、上に第
７図＋ｄ）の書込み信号を出力し、ぞれをｔｌｉｌｌ
１１ｔ１１部２４に入力し、第７図（ｃ）の９１１込み
同期信弓の立−１ニリ端でこれらの諸データを−まず制
０１１１部：二ｌムに一時１−１ｔ； １１きせる。こ
の一時ｌ記憶さ７１．たｉＩＩ！ｉデータはそこでＩＩ
Ｉ＃読さＪｔて、該当する記１は保持部１６゛または１
７およびΦを取り信号線１９また１７Ｊ：：４１のケ゛
−トを開く。
ぞして、時間ｔＢ２では記１．低保持部選択（Ｎ弓１腺
２３」二に第７図（ｂ）のハ１４１は保持出力信号」を
送出すると時間ｔＡ２の１０１間に該当きれた読取り１
ｄ号線のり・−トを開路状態にセットして訃くようにし
てあった記１、は保持部の出力信号が読取り１ｄ号線４
土に現われる。
２３」二に第７図（ｂ）のハ１４１は保持出力信号」を
送出すると時間ｔＡ２の１０１間に該当きれた読取り１
ｄ号線のり・−トを開路状態にセットして訃くようにし
てあった記１、は保持部の出力信号が読取り１ｄ号線４
土に現われる。
すなＪっち、１枚の入出力モノニールに２群分の記憶保
持部を備え、しかも信号線の数は既設本数そのま捷で済
む。
持部を備え、しかも信号線の数は既設本数そのま捷で済
む。
第８図は第５図の大川カモノユールを組込んだ回１烙基
板の斜規け１であって、２５は第５図に示す記ｌｔＪ
ｌ＋冒−１ν部１ｆｉ 、 ＋７の回路印刷基板、２６
は同じく制御部２１の回路印刷ノ、（、仮、２７ 、２
８はそれぞれの接栓部、！！Ｉ Ｖｉ回路印刷基板２５
、 ’、６を取付けた表面１ν、３０は回路用Ａ＋：
１１ ：棒板２５ ＋ ２ｔｉ間を接続する信号ケーブ
ルを示す。第８図に示すよりに構成することにより、ｆ
ｌｉｌ１両部２−１の選取信号は従来のモノニール選択
番号煮Ｎを、そ［２て、Ｎピ１は保持部の感択信号は、
従来のモノユールユ“ぺ択番ｑ ）１６ Ｎ ＋１を１
史用してその目的を達成している。
板の斜規け１であって、２５は第５図に示す記ｌｔＪ
ｌ＋冒−１ν部１ｆｉ 、 ＋７の回路印刷基板、２６
は同じく制御部２１の回路印刷ノ、（、仮、２７ 、２
８はそれぞれの接栓部、！！Ｉ Ｖｉ回路印刷基板２５
、 ’、６を取付けた表面１ν、３０は回路用Ａ＋：
１１ ：棒板２５ ＋ ２ｔｉ間を接続する信号ケーブ
ルを示す。第８図に示すよりに構成することにより、ｆ
ｌｉｌ１両部２−１の選取信号は従来のモノニール選択
番号煮Ｎを、そ［２て、Ｎピ１は保持部の感択信号は、
従来のモノユールユ“ぺ択番ｑ ）１６ Ｎ ＋１を１
史用してその目的を達成している。
第９図はその具体的々接続ｔＭ ＩＪｖ、を示したもの
であって、第５図お、ｒ′、び第８図と同一符号を付し
であるものは同一のものを示している。また、書込み、
読取り制御方法を１第５図においてｆｆｆ２明したもの
と全く同一なのでここでのｈｉＬ明は省略する。
であって、第５図お、ｒ′、び第８図と同一符号を付し
であるものは同一のものを示している。また、書込み、
読取り制御方法を１第５図においてｆｆｆ２明したもの
と全く同一なのでここでのｈｉＬ明は省略する。
−に述の火／Ｊ１１例でＭｉ２明したように、ケーブル
増設など、既存の本体の改造をすることなく新しく・機
能をもった入出力モノニールを得ることかでき、記憶保
持ｌｉ１・も大幅に増やすことができる。
増設など、既存の本体の改造をすることなく新しく・機
能をもった入出力モノニールを得ることかでき、記憶保
持ｌｉ１・も大幅に増やすことができる。
以−にの説明からも明らかなように本発明による入出力
装置のアクセス方式は、ＣＰＩＩとの接続ＩＨｐ４線数
をＪ曽やすことなく、多くの１ｎ報が■己１．はでき、
ＣＰＵトノアクセスも可能である。
装置のアクセス方式は、ＣＰＩＩとの接続ＩＨｐ４線数
をＪ曽やすことなく、多くの１ｎ報が■己１．はでき、
ＣＰＵトノアクセスも可能である。
第１図は従来の入出力モソユールの概略斜視図。
第２図はその回路ブロック図、第３図，第４図は第２図
の回路における書込み，読取り動作を説明するだめのタ
イムチャーＩ・、第５図は本発明にＪ：る入出力モノニ
ールのアクセス方式を説明するだめの回路ブロック図、
第６図，第７図は第５図の回路における貞込み，銃取り
動作ｆ６：説明するためのタイムチャート、第８図は入
出力モジュール板の具体的な構成を示す概略争Ｉ視図、
８１１９図は第８図の具体的々回路ブロック図である。 １・・・入出力モノユール，２・・・凹込み・訂＆：ｉ
＃ｉ！群、４・・・読取り信号線群、５・・・ストロー
ブ信号線、１６。 １７・・・記憶保持部、１８．２０・・・書込み同期１
ｄ号線、１９。 ２１・・・読取り信号線、２２・・・制０１ｌ１部選択
信号線、２３・・・記憶保持部選択信号線、２４・・・
制御部、２５・・・記憶保持部回路印刷基板、冗・・・
制崗１部回路印刷基板、２７゜昂・・・接栓部、２９・
・・表面板、刃・・・信号ケーブル。 代理人 弁理士 秋 本 正 火 第１図 第２図 第３図 第４図 第５図 第６図 第７図 ＝１３７ 第８図
の回路における書込み，読取り動作を説明するだめのタ
イムチャーＩ・、第５図は本発明にＪ：る入出力モノニ
ールのアクセス方式を説明するだめの回路ブロック図、
第６図，第７図は第５図の回路における貞込み，銃取り
動作ｆ６：説明するためのタイムチャート、第８図は入
出力モジュール板の具体的な構成を示す概略争Ｉ視図、
８１１９図は第８図の具体的々回路ブロック図である。 １・・・入出力モノユール，２・・・凹込み・訂＆：ｉ
＃ｉ！群、４・・・読取り信号線群、５・・・ストロー
ブ信号線、１６。 １７・・・記憶保持部、１８．２０・・・書込み同期１
ｄ号線、１９。 ２１・・・読取り信号線、２２・・・制０１ｌ１部選択
信号線、２３・・・記憶保持部選択信号線、２４・・・
制御部、２５・・・記憶保持部回路印刷基板、冗・・・
制崗１部回路印刷基板、２７゜昂・・・接栓部、２９・
・・表面板、刃・・・信号ケーブル。 代理人 弁理士 秋 本 正 火 第１図 第２図 第３図 第４図 第５図 第６図 第７図 ＝１３７ 第８図
Claims (1)
- モノニール化でれ、データＨ［；１は保持部を有する入
出力１ｌｆｌｌφ（１装置のアクセス方式において、複
数個の異なるモノニールの選択１ｇ号線を１つのモノニ
ールの選択信号線として１更用し、そのうちの１つのモ
ノニール選択は号線は記憶保持部のデータ引込み、綿取
りのだめの選択信号線として使用し、別の選択信号線に
」記憶保持部を制叫１するだめの制１ｄ１１部のＳ択信
号線として１史用し、曳数のデータ記憶部を有する入出
力装置とのアクセスを少ない信号線で行々うこと４−％
徴とする入１１１力装置のアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15948682A JPS5949622A (ja) | 1982-09-16 | 1982-09-16 | 入出力装置のアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15948682A JPS5949622A (ja) | 1982-09-16 | 1982-09-16 | 入出力装置のアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5949622A true JPS5949622A (ja) | 1984-03-22 |
Family
ID=15694818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15948682A Pending JPS5949622A (ja) | 1982-09-16 | 1982-09-16 | 入出力装置のアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002255153A (ja) * | 2001-02-28 | 2002-09-11 | Toppan Printing Co Ltd | 易解体性ゲーブルトップ型紙容器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444451A (en) * | 1977-09-14 | 1979-04-07 | Fujitsu Ltd | Address extension system |
| JPS5769329A (en) * | 1980-10-14 | 1982-04-28 | Nec Corp | Dividing circuit of processor control signal |
-
1982
- 1982-09-16 JP JP15948682A patent/JPS5949622A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444451A (en) * | 1977-09-14 | 1979-04-07 | Fujitsu Ltd | Address extension system |
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| JP2002255153A (ja) * | 2001-02-28 | 2002-09-11 | Toppan Printing Co Ltd | 易解体性ゲーブルトップ型紙容器 |
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