JPS5951568A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5951568A JPS5951568A JP57161856A JP16185682A JPS5951568A JP S5951568 A JPS5951568 A JP S5951568A JP 57161856 A JP57161856 A JP 57161856A JP 16185682 A JP16185682 A JP 16185682A JP S5951568 A JPS5951568 A JP S5951568A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- potential
- base
- diodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は半導体集積回路に用いられる回路構成に関し、
特にバイポーラＩＣに関する。
特にバイポーラＩＣに関する。
（２）従来技術の説明
従来、半導体集積回路における大振巾動作を行なうトラ
ンジスタが飽和すると寄生ＰＮＰ）ランジスタが能動領
域に入って好ましくない現象を起す。以下に第１図と第
２図を参照しながらこの現象を説明する。第１図はＰＮ
Ｐ）ランジスタが大振巾動作をする場合の一例であｐ１
トランジスタ１，２と電流源７によって差動増巾器が構
成されており、トランジスタ２のコレクタでの出力の電
位によってＰＮＰ ）ランジスタ３をオン、オフさせる
回路である。ところでバイポーラＩＣにおけるトランジ
スタは基板との間に寄生ＰＮＰ ）ランジスタをもって
いる。
ンジスタが飽和すると寄生ＰＮＰ）ランジスタが能動領
域に入って好ましくない現象を起す。以下に第１図と第
２図を参照しながらこの現象を説明する。第１図はＰＮ
Ｐ）ランジスタが大振巾動作をする場合の一例であｐ１
トランジスタ１，２と電流源７によって差動増巾器が構
成されており、トランジスタ２のコレクタでの出力の電
位によってＰＮＰ ）ランジスタ３をオン、オフさせる
回路である。ところでバイポーラＩＣにおけるトランジ
スタは基板との間に寄生ＰＮＰ ）ランジスタをもって
いる。
例えばラテラルＰＮＰ ）ランジスタ３の場合の構造を
図２に示す。通常はベース（ｎ＋）１２とエピタキシャ
ル層（ｎ）１ｓからなるベース領域とエミッタ（Ｐ）１
４とコレクタ（Ｐ）１３の間でＰＮＰＮトノンジスタ動
作をする。しかし、１３をエミッタとし、１２．１５を
ベースとし、基板１７をコレクタとする寄生ＰＮＰトラ
ンジスタ４が同時に存在している。従って入力端子９の
電位が基準電位点８よシ十分高い時はトランジスタ２の
コレクタ電位が下Ｄｓ Ｑ３のコレクタ電位が上ると３
が飽和状態となるがこの時、寄生ＰＮＰ）ランジスタ４
のベースエミッタ間電圧が、順方向電圧に達するので、
オンとな、９ＰＮＰ）ランジスタ３のコレクタから基板
１７へ電流が流れることになる。この場合の好ましくな
い現象として次の２点が挙げられる。
図２に示す。通常はベース（ｎ＋）１２とエピタキシャ
ル層（ｎ）１ｓからなるベース領域とエミッタ（Ｐ）１
４とコレクタ（Ｐ）１３の間でＰＮＰＮトノンジスタ動
作をする。しかし、１３をエミッタとし、１２．１５を
ベースとし、基板１７をコレクタとする寄生ＰＮＰトラ
ンジスタ４が同時に存在している。従って入力端子９の
電位が基準電位点８よシ十分高い時はトランジスタ２の
コレクタ電位が下Ｄｓ Ｑ３のコレクタ電位が上ると３
が飽和状態となるがこの時、寄生ＰＮＰ）ランジスタ４
のベースエミッタ間電圧が、順方向電圧に達するので、
オンとな、９ＰＮＰ）ランジスタ３のコレクタから基板
１７へ電流が流れることになる。この場合の好ましくな
い現象として次の２点が挙げられる。
■ 基板に制御できない電流が流れることによって電圧
降下が起シ基板中に最低電位でない部分が生じ、絶縁の
ためのＰＮ接合に順方向電圧がかかってラッチアップ等
の誤動作を引起す恐れがある。
降下が起シ基板中に最低電位でない部分が生じ、絶縁の
ためのＰＮ接合に順方向電圧がかかってラッチアップ等
の誤動作を引起す恐れがある。
■ トランジスタを飽和に追いこむと飽和から回復する
のに余計な時間がかかるため動作速度が遅くなる。
のに余計な時間がかかるため動作速度が遅くなる。
半導体集積回路のトランジスタを飽和させると以上に説
明したような現象が起きるという欠点があった。
明したような現象が起きるという欠点があった。
なおＰＮＰ）ランジスタの場合について説明をしたがｒ
〜ＰＮ）ランジスタの場合にも基板間に寄生トランジス
タが存在し、同様の現象が起きる。
〜ＰＮ）ランジスタの場合にも基板間に寄生トランジス
タが存在し、同様の現象が起きる。
（３）発明の目的
本発明は飽和するトランジスタのコレクタとベースのそ
れぞれにダイオードを接続することによシ、上記欠点を
除去し、トランジスタを飽和させることを防止できるよ
うにした半導体集積回路を提供するものである。
れぞれにダイオードを接続することによシ、上記欠点を
除去し、トランジスタを飽和させることを防止できるよ
うにした半導体集積回路を提供するものである。
（４）発明の構成
本発明の特徴は、ベースとコレクタにそれぞレタイオー
ドの第一電極を接続し、これらのダイオード同士をその
第２電極において接続した半導体集積回路にある。
ドの第一電極を接続し、これらのダイオード同士をその
第２電極において接続した半導体集積回路にある。
（５）実施例
次に本発明の実施例について図面を参照して説明する。
第３図は本発明の一実施例の回路構成図である。この図
は第１図に示す従来の回路と共通する部分には同一の参
照数字が付してあシ同様に理解することができるので説
明の繰シ返しを省く。トランジスタ２のコレクタ電位が
下ってトランジスタ３がオンになると、トランジスタ３
のコレクタ電位がベース電位に、はぼ等しくなるまで上
昇したときにダイオード１９が導通をはじめ抵抗５から
ダイオード１８に流れる電流を減少させるためトランジ
スタ３のＶＢＥが小すくなシ、コレクタ電流が小さくな
ってコレクタ電位を下げようとする。すなわちダイオー
ド１８゜１９による負帰還がかかるためトランジスタ３
が飽和しようとしてもそれを妨げるように回路が働くた
め結局トランジスタ３のコレクタ電位はベース電位にほ
ぼ等しい動作点で落着くことに力る。このようにしてト
ランジスタ３を飽和させないようにして寄生トランジス
タ４が導通することを防止できる。
は第１図に示す従来の回路と共通する部分には同一の参
照数字が付してあシ同様に理解することができるので説
明の繰シ返しを省く。トランジスタ２のコレクタ電位が
下ってトランジスタ３がオンになると、トランジスタ３
のコレクタ電位がベース電位に、はぼ等しくなるまで上
昇したときにダイオード１９が導通をはじめ抵抗５から
ダイオード１８に流れる電流を減少させるためトランジ
スタ３のＶＢＥが小すくなシ、コレクタ電流が小さくな
ってコレクタ電位を下げようとする。すなわちダイオー
ド１８゜１９による負帰還がかかるためトランジスタ３
が飽和しようとしてもそれを妨げるように回路が働くた
め結局トランジスタ３のコレクタ電位はベース電位にほ
ぼ等しい動作点で落着くことに力る。このようにしてト
ランジスタ３を飽和させないようにして寄生トランジス
タ４が導通することを防止できる。
次に、本発明の他の例を第４図に示す。
ここでは、ダイオード２３が導通するとと傾よりてＮＰ
Ｎ）ランジスタ２７の飽和を防止し、２７の寄生ＰＮＰ
）ランジスタ２４が導通することを防止できる。なお
、トランジスタをダイオード接続にしたものを実施例に
おけるダイオードとして使った場合も、本発明の実施例
となることは言うまでもない。
Ｎ）ランジスタ２７の飽和を防止し、２７の寄生ＰＮＰ
）ランジスタ２４が導通することを防止できる。なお
、トランジスタをダイオード接続にしたものを実施例に
おけるダイオードとして使った場合も、本発明の実施例
となることは言うまでもない。
（６）発明の効果
本発明は以上説明したようにダイオードによる１）１１
単な帰還回路を付加することによシ大振幅動作をするト
ランジスタの飽和動作を防止する効果がある。
単な帰還回路を付加することによシ大振幅動作をするト
ランジスタの飽和動作を防止する効果がある。
第１図は従来の大振巾動作をするトランジスタを含むバ
イポーラＩＣの回路構成図、第２図は半導体集積回路の
ＰＮＰ）ランジスタの断面構造図、第３図は本発明の一
実施例による回路構成図、第４図は本発明の他の実施例
による回路構成図、である。 なお図において、１〜３・・川・トランジスタ、４・・
・・・・寄生ＰＮＰ）ランジスタ、５，６・・・・・・
抵抗、７・・・・・・定電流源、８・・・・・・基準電
圧、９・・・・・・入力端子、１０・・・・・・任）電
源、１１・・・・・・（→電源、１２・・・・・・ベー
ス、１３・・・・・・コレクタ、１４・・・・・・エミ
ッタ、１５・・・・・・エピタキシャル層、１６・・・
・パ埋込層、１７・・・・・・基板、１８．１９・・・
・・・ダイオード、２０・・・・・・人力端子、２１・
・・・・・トランジスタ、２２．２３°°。 ・・・ダイオード、２４・・・・・・を生ＰＮＰトラン
ジスタ、２５．２Ｇ・・・・・・定電流源、２７．２８
・・・・・・トランジスタ、２９・・・・・・抵抗、で
ある。 芋１口 本 ２ 図 早３園 ♀４ 図
イポーラＩＣの回路構成図、第２図は半導体集積回路の
ＰＮＰ）ランジスタの断面構造図、第３図は本発明の一
実施例による回路構成図、第４図は本発明の他の実施例
による回路構成図、である。 なお図において、１〜３・・川・トランジスタ、４・・
・・・・寄生ＰＮＰ）ランジスタ、５，６・・・・・・
抵抗、７・・・・・・定電流源、８・・・・・・基準電
圧、９・・・・・・入力端子、１０・・・・・・任）電
源、１１・・・・・・（→電源、１２・・・・・・ベー
ス、１３・・・・・・コレクタ、１４・・・・・・エミ
ッタ、１５・・・・・・エピタキシャル層、１６・・・
・パ埋込層、１７・・・・・・基板、１８．１９・・・
・・・ダイオード、２０・・・・・・人力端子、２１・
・・・・・トランジスタ、２２．２３°°。 ・・・ダイオード、２４・・・・・・を生ＰＮＰトラン
ジスタ、２５．２Ｇ・・・・・・定電流源、２７．２８
・・・・・・トランジスタ、２９・・・・・・抵抗、で
ある。 芋１口 本 ２ 図 早３園 ♀４ 図
Claims (1)
- バイポーラトランジスタにおけるベースとコレクタにそ
れぞれダイオードの第１電極を接続し、該ダイオード同
士をその第２電極において接続したことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161856A JPS5951568A (ja) | 1982-09-17 | 1982-09-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161856A JPS5951568A (ja) | 1982-09-17 | 1982-09-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5951568A true JPS5951568A (ja) | 1984-03-26 |
Family
ID=15743248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161856A Pending JPS5951568A (ja) | 1982-09-17 | 1982-09-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951568A (ja) |
-
1982
- 1982-09-17 JP JP57161856A patent/JPS5951568A/ja active Pending
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