JPS60250663A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60250663A JPS60250663A JP59107881A JP10788184A JPS60250663A JP S60250663 A JPS60250663 A JP S60250663A JP 59107881 A JP59107881 A JP 59107881A JP 10788184 A JP10788184 A JP 10788184A JP S60250663 A JPS60250663 A JP S60250663A
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- integrated circuit
- semiconductor integrated
- circuit device
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/63—Combinations of vertical and lateral BJTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するものである。
バイポーラトランジスタ素子を備えた半導体集積回路装
置には、殆どの場合寄生ＰＮＰ Ｉ−ランジスタが生じ
る。この種の半導体集積回路装置を第１図に示す。図に
おいて、１はＰ形基板、２はそのＰ形基板１に、Ｐ形の
素子分離層３によって分離された状態で形・成されたＰ
ＮＰバイポーラトランジスタ素子、４はそのトランジス
タ素子２のコレクタ電極、５はベース電極、６はエミッ
タ電極、７はその素子２のＮ−領域２ａに形成されたＰ
９ベース領域、８はＮ１コレクタ領域、８ａはＮ１エミ
ッタ領域である。この半導体集積回路装置には、Ｐ形の
素子分離層３をコレクタとし、そのトランジスタ素子２
のコレクタを形成するＮ３領域８をベースとし、そのト
ランジスタ素子２のベースを形成するＰ＋領域７をエミ
ッタとして寄生ＰＮＰバイポーラトランジスタ９が生じ
る。このＮＰＮバイポーラトランジスタ素子２と寄生Ｐ
ＮＰバイポーラトランジスタ９との関連回路図を第２図
に示す。この状態において、ＮＰＮバイボーラトランジ
スタ素子２を飽和領域で動作させると、そのトランジス
タ素子２のベース・コレクタ間は順方向電圧が加わった
形となる。これは寄生ＰＮＰバイポーラトランジスタ９
のエミッタ・ベース間に対応する。ＮＰＮバイポーラト
ランジスタ素子２のベース電流が過大になると、寄生Ｐ
ＮＰバイポーラトランジスタ９が導通し、ＮＰＮバイポ
ーラトランジスタ素子２のベース電流の一部が寄生ＰＮ
Ｐバイポーラトランジスタ９のエミッタを通ってＰ形の
基板ｌに流れＮＰＮバイポーラトランジスタ素子２の動
作に影響を及ぼすようになる。
置には、殆どの場合寄生ＰＮＰ Ｉ−ランジスタが生じ
る。この種の半導体集積回路装置を第１図に示す。図に
おいて、１はＰ形基板、２はそのＰ形基板１に、Ｐ形の
素子分離層３によって分離された状態で形・成されたＰ
ＮＰバイポーラトランジスタ素子、４はそのトランジス
タ素子２のコレクタ電極、５はベース電極、６はエミッ
タ電極、７はその素子２のＮ−領域２ａに形成されたＰ
９ベース領域、８はＮ１コレクタ領域、８ａはＮ１エミ
ッタ領域である。この半導体集積回路装置には、Ｐ形の
素子分離層３をコレクタとし、そのトランジスタ素子２
のコレクタを形成するＮ３領域８をベースとし、そのト
ランジスタ素子２のベースを形成するＰ＋領域７をエミ
ッタとして寄生ＰＮＰバイポーラトランジスタ９が生じ
る。このＮＰＮバイポーラトランジスタ素子２と寄生Ｐ
ＮＰバイポーラトランジスタ９との関連回路図を第２図
に示す。この状態において、ＮＰＮバイボーラトランジ
スタ素子２を飽和領域で動作させると、そのトランジス
タ素子２のベース・コレクタ間は順方向電圧が加わった
形となる。これは寄生ＰＮＰバイポーラトランジスタ９
のエミッタ・ベース間に対応する。ＮＰＮバイポーラト
ランジスタ素子２のベース電流が過大になると、寄生Ｐ
ＮＰバイポーラトランジスタ９が導通し、ＮＰＮバイポ
ーラトランジスタ素子２のベース電流の一部が寄生ＰＮ
Ｐバイポーラトランジスタ９のエミッタを通ってＰ形の
基板ｌに流れＮＰＮバイポーラトランジスタ素子２の動
作に影響を及ぼすようになる。
この発明は、このよろな寄生ＰＮＰバイポーラトランジ
スタによる影響の低減もしくは除去をその目的とするも
のである。
スタによる影響の低減もしくは除去をその目的とするも
のである。
上記の目的を達成するため、この発明の半導体集積回路
装置は、Ｐ形のシリコン基板に、Ｐ形の素子分離層で分
離された状態でＮＰＮバイポーラトランジスタ素子が設
けられている半導体集積回路装置であって、上記Ｐ形の
素子分離層と、上記ＮＰＮバイポーラトランジスタ素子
のコレクタを構成するＮ影領域と、そのトランジスタ素
子のベースを構成するＰ影領域とを順にコレクタ、ベー
ス、エミッタとして生じる寄生ＰＮＰバイポーラトラン
ジスタのトランジスタ構造を分断するように、上記Ｐ形
の素子分離層と上記ＮＰＮバイポーラトランジスタ素子
との間に、分断層が形成されているという構成をとる。
装置は、Ｐ形のシリコン基板に、Ｐ形の素子分離層で分
離された状態でＮＰＮバイポーラトランジスタ素子が設
けられている半導体集積回路装置であって、上記Ｐ形の
素子分離層と、上記ＮＰＮバイポーラトランジスタ素子
のコレクタを構成するＮ影領域と、そのトランジスタ素
子のベースを構成するＰ影領域とを順にコレクタ、ベー
ス、エミッタとして生じる寄生ＰＮＰバイポーラトラン
ジスタのトランジスタ構造を分断するように、上記Ｐ形
の素子分離層と上記ＮＰＮバイポーラトランジスタ素子
との間に、分断層が形成されているという構成をとる。
つぎに、この発明を実施例にもとづいて説明する。
第３図および第４図はこの発明の一実施例を示す。すな
わち、この半導体集積回路装置はＰ形の領域で形成され
た素子分離層３とＮＰＮバイポーラトランジスタ素子２
との間に、寄生ＰＮＰバイポーラトランジスタ９のコレ
クタ部を分断するようにＮ＋領領域らなる分断層１０を
形成している。
わち、この半導体集積回路装置はＰ形の領域で形成され
た素子分離層３とＮＰＮバイポーラトランジスタ素子２
との間に、寄生ＰＮＰバイポーラトランジスタ９のコレ
クタ部を分断するようにＮ＋領領域らなる分断層１０を
形成している。
それ以外の部分は第１図と同じであるから説明を省略す
る。
る。
このように寄生ＰＮＰ ）ランジスタのコレクタ部を分
断するようにＮ＋の分断層１０を形成することにより、
寄生ＰＮＰ トランジスタの影響を低減もしくは除去し
うるようになるのである。
断するようにＮ＋の分断層１０を形成することにより、
寄生ＰＮＰ トランジスタの影響を低減もしくは除去し
うるようになるのである。
第５図および第６図は他の実施例を示す。この実施例は
寄生ＰＮＰ ｌ−ランジスタ９のコレクタ部を分断する
Ｎ＋の分断層１０ａを、Ｎ、ＰＮバイポーラトランジス
タ素子２のコレクタとなるＮ９領域８の形成工程と同一
の工程で形成するようにしている。それ以外は前記の実
施例と同じである。
寄生ＰＮＰ ｌ−ランジスタ９のコレクタ部を分断する
Ｎ＋の分断層１０ａを、Ｎ、ＰＮバイポーラトランジス
タ素子２のコレクタとなるＮ９領域８の形成工程と同一
の工程で形成するようにしている。それ以外は前記の実
施例と同じである。
このように分断層１０ａをＮＰＮバイポーラトランジス
タ凛子２のコレクタとなるＮ′″領域８の形成と同時に
形成することにより、分断層１０ａを形成するための特
別の工程が不要になり、製造工程の増加を防ぐことがで
きるようになる。
タ凛子２のコレクタとなるＮ′″領域８の形成と同時に
形成することにより、分断層１０ａを形成するための特
別の工程が不要になり、製造工程の増加を防ぐことがで
きるようになる。
この発明の半導体集積回路装置は、以上のように構成さ
れているため、寄生ＮＰＮバイポーラトランジスタ構造
が分断層により分断される。したがって、寄生ＰＮＰ
）ランジスタによる影響が低減ないしは除去されるよう
になる。
れているため、寄生ＮＰＮバイポーラトランジスタ構造
が分断層により分断される。したがって、寄生ＰＮＰ
）ランジスタによる影響が低減ないしは除去されるよう
になる。
第１図は従来例の断面図、第２図はその回路構成図、第
３図はこの発明の一実施例の断面図、第４図はそのパタ
ーン図、第５図は他の実施例の断面図、第６図はそのパ
ターン図である。 １・・・基板 ２・・・ＮＰＮバイポーラトランジスタ
素子 ３・・・素子分断層 ７・・・ベース領域 ８・
・・コレクタ領域 ８ａ・・・エミッタ領域 １０・・
・分断層代理人 弁理士 松 本 武 彦 第１図 ｑ 第４図
３図はこの発明の一実施例の断面図、第４図はそのパタ
ーン図、第５図は他の実施例の断面図、第６図はそのパ
ターン図である。 １・・・基板 ２・・・ＮＰＮバイポーラトランジスタ
素子 ３・・・素子分断層 ７・・・ベース領域 ８・
・・コレクタ領域 ８ａ・・・エミッタ領域 １０・・
・分断層代理人 弁理士 松 本 武 彦 第１図 ｑ 第４図
Claims (1)
- ＋１Ｊ Ｐ形のシリコン基板に、Ｐ形の素子分離層で分
離された状態でＮＰＮバイポーラトランジスタ素子が設
けられている半導体集積回路装置であって、上記Ｐ形の
素子分離層と、上記ＮＰＮバイポーラトランジスタ素子
のコレクタを構成するＮ影領域と、そのトランジスタ素
子のベースを構成するＰ影領域とを順にコレクタ、ベー
ス、エミッタとして生じる寄生ＰＮＰバイポーラトラン
ジスタのトランジスタ構造を分断するように、上記Ｐ形
の素子分離層と上記ＮＰＮバイポーラトランジスタ素子
との間に、分断層が形成されていることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107881A JPS60250663A (ja) | 1984-05-25 | 1984-05-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107881A JPS60250663A (ja) | 1984-05-25 | 1984-05-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60250663A true JPS60250663A (ja) | 1985-12-11 |
Family
ID=14470448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59107881A Pending JPS60250663A (ja) | 1984-05-25 | 1984-05-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250663A (ja) |
-
1984
- 1984-05-25 JP JP59107881A patent/JPS60250663A/ja active Pending
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