JPS5952381B2

JPS5952381B2 - デジタル表示式車速計

Info

Publication number: JPS5952381B2
Application number: JP9957580A
Authority: JP
Inventors: 邦久林; 正和森山
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 1980-07-21
Filing date: 1980-07-21
Publication date: 1984-12-19
Also published as: JPS5724857A

Description

【発明の詳細な説明】本発明は、デジタル表示式車速計に係り、特。

に、所定時間毎に一定ゲート時間開かれるゲート回路を
、車速に比例して発生される車速パルスを、該ゲート回
路が開かれている一定ゲート時間毎に計数する車速カウ
ンタと、該車速カウンタの出力に応じた表示値を次回の
計数が終了する迄保持する表示レジスタと、該表示レジ
スタの内容と速カウンタの出力を比較し、両者の差が許
容範囲にない場合にのみ、表示レジスタの内容を車速カ
ウンタの出力に応じて書換えるヒステリシス処理回路と
、前記表示レジスタの内容をデジタル表示する表示器と
を備えたデジタル表示式車速計の改ｉ良に関する。一般
に、車両等の走行速度をデジタル表示するデジタル表示
式車速計は、所定時間毎に一定ゲート時間開かれるゲー
ト回路と、プロペラシャフト或いは車輪等の回転に応じ
て、車速に比例して発、生される車速パルスを、該ゲー
ト回路が開かれている一定ゲート時間毎に計数する車速
カウンタと、該車速カウンタの出力に応じた表示値を次
回の計数が終了する迄保持する表示レジスタと、該表示
レジスタの内容をデジタル表示する表示器とを備えてい
る。

このデジタル表示式車速計によれば、車両速度が常時表
示器にデジタル表示されるという特徴を有するが、従来
は、車速カウンタの出力を直ちに表示値として表示レジ
スタに記憶し、表示器により繰り返し表示するようにし
ていたため、表示の書き換えサイクルがほぼ一定ゲート
時間毎となり、加減速時には表示の変化が遅＜、加減速
度合と表示の変化に違和感を生じていた。一方、一定速
度走行では、僅かな車速の変化に伴つて表示が頻繁に変
化し、ちらつきを生じて視認性が良好でなかつた。即ち
、例えば５９ｋｍ／れと６０ｋｍ／れの中間値で走行し
た場合、５９ｋｍ／れと６０ｋｍ／れの両者の速度を交
互に表示するということが生じた。これは特に車両定速
走行装置で５９ｋｍ／れと６０ｋｍ／れの中間値を設定
してしまつた場合に、最悪の状態となる。このちらつき
は、ゲート時間が短いほど顕著となるため、ゲート時間
を長くすることも考えられるが、加減速時の応答性を考
慮すると、ゲート時間を長くすることには限度がある。
従つて従来は、両者の兼ね合いから中間的なゲート時間
が選定されていたが、この値では、加減速時、一定走行
時の両者の状態をいずれも満足することができなかつた
。５このような欠点を
解消するべく、出願人は既に、特願昭５４−１７０６０
６号において、車速カウンタの出力と表示レジスタの内
容を比較し、両者の差が許容範囲にない場合のみ、表示
レジスタの内容を車速カウンタの出力に応じて書換える
ビスセリｌ・シス処理回路を設けることを提案している
。このヒステリシス処理回路を設けることにより、前記
のような表示速度のちらつきの問題点は解消されるが、
従来は、表示レジスタよりヒステリシス処理回路に入力
される信号の表示器に表示されないｌ下位ビツトのばら
つきによりヒステリシス曲線が転移してしまい、実車速
度と表示速度の差が比較的大きくなつてしまうという問
題点を有した。即ち、従来のヒステリシス処理回路を備
えたデジタル表示式車速計において、車速パルスの１パ
ルス２が実車速度の０．５ｋｍ／ｈに対応するようにさ
れ、且つ、表示レジスタの書換えに１ｋｍ／ｈのヒステ
リシスが与えられている場合を考えると、車速カウンタ
は車速カウンタ入力側のゲート回路が開くと同時に１ス
テツプ計数するようになつており、車速２カウンタの計
数値は実車速度より常に０．５ｋｍ／ｈに相当するだけ
高めとされ、一方、車速カウンタの計数値を表示器によ
つて表示する際には、実車速度の０．５ｋｍ／ｈに対応
する最下位ビツトを表示せず、結局、実車速度の１ｋｍ
／ｈ未満を四捨五人する，ようにしているため、実車速
度と表示速度の関係は、例えば次の第１表のとおりとな
る。ただし、増速の場合を示す。これを増速の場合と減
速の場合とをまとめてグラフ化すると、第１図のように
なり、表示レジス．夕の最下位ビツトが．１１ｎのとき
、第１図に実線Ａで示す如くとなり、又、表示レジスタ
の最下位ビツトが．１０１のとき、第１図に破線Ｂに示
す如くとなり、表示レジスタの最下位ビツトの変化によ
りヒステリシス曲線がＡ−）Ｂ或いはＢ−＋Ａと転移し
てしまうため、実車速度と表示速度の差を小さくするこ
とが困難であつた。

本発明は、前記従来の欠点を解消するべくなされたもの
で、実車速度と表示速度の差を小さくできるデジタル表
示式車速計を提供することを目的とする。

本発明は、所定時間毎に一定ゲート時間開かれるゲート
回路と、車速に比例して発生される車速パルスを、該ゲ
ート回路が開かれている一定ゲート時間毎に計数する車
速カウンタと、該車速カウンタの出力に応じた表示値を
次回の計数が終了する迄保持する表示レジスタと、該表
示レジスタの内容と車速カウンタの出力を比較し、両者
の差が許容範囲にない場合にのみ、表示レジスタの内容
を車速カウンタの出力に応じて書換えるヒステリシス処
理回路と、前記表示レジスタの内容をデジタル表示する
表示器とを備えたデジタル表示式車速計において、前記
表示レジスタよりヒステリシス処理回路に入力される信
号の、表示器に表示されない下位ビツトを固定し、該下
位ビツトの変化によるヒステリシス曲線の転移を防止す
るようにして、前記目的を達成したものである。

以下図面を参照して、本発明の実施例を詳細に説明する
。

本実施例は、第２図に示す如く、ゲート信号１０１によ
り所定時間毎に一定ゲート時間開かれるＡＮＤゲート１
０と、車輪の回転に応じで、車速に比例して発生される
車速パルス１００を該ＡＮＤゲート１０が開かれている
一定ゲート時間Ｔ毎に計数する車速カウンタ１２と、該
車速カウンタ１２の出力信号１０２（計数値）に応じた
表示値を次回の計数が終了する迄保持する表示レジスタ
１４と、前記車速カウンタ１２の出力信号１０２と該表
示レジスタ１４の内容１０３を比較し、両者の差が許容
範囲、例えば±１ｋｍ／ｈ或いは±１ｍｉ１ｅ／ｈにな
い場合のみ、該表示レジスタ１４の内容を前記車速カウ
ンタ１２の出力信号１０２に応じて書換えるための差有
信号１０４を出力するヒステリシス処理回路１６と、前
記表示レジスタ１４の内容１０３をデ゛ジタル表示する
、蛍光表示管、プラズマデイスプレイ、液晶、発光ダイ
オード等から成る表示器１８と、実車速０ｋｍ／ｈ或い
は０ｍｉ１ｅ／ｈの時の車速カウンタ１２出力と表示器
１８の表示の定常誤差を防止すると共に、走行状態から
停止した時、表示値を速やかに零にするため、車速パル
ス１００の発生間隔が所定時間（例えば０．２８秒）以
上となつた時、前記表示レジスタ１４及び車速カウンタ
１２の内容を強制的に零にりセツトするための零表示信
号１０５を出力する零表示判定回路２０と、ゲートオン
タイミングが車速パルス１００の立上りと同期した、車
速カウンタ１２の計数時間を決める一定ゲート信号１０
１を前記ＡＮＤゲート１０に出力し、計数後５に、車速
カウンタ］２計数値を表示レジスタ１４に入力させるの
に適したタイミングで、ラツチ信号１０６をＡＮＤゲー
ト２４を介して表示レジスタ１４に出力すると共に、出
力後、車速カウンタ１２の内容を零に戻すりセツト信号
１０７を、０Ｒゲート２６を介して車速カウンタ１２に
出力し、更に、電源オン時に、初期設定のための初期設
定信号１０８を出力するタイミングパルス発生回路２２
と、前記ＡＮＤゲート１０出力を反転して車速カウンタ
１２に入力する反転器２７と、前３記零表示判定回路２
０出力のτ２表示信号１０５を初期設定信号１０８と共
に前記表示レジスタ１４及び車速カウンタ１２のりセツ
ト端子入力するための０Ｒゲート２８及び２６と、前記
表示レジスタ１４よりヒステリシス処理回路１６に入力
され・る信号１０３の最下位ビツトを″″１″″或いは
″″Ｏ″″に固定するため、最下位ビツトに電源電位或
いは接地電位を供給する設定器２９とを用いて構成され
ている。前記ヒステリシス処理回路１６は、例えば第３
図に示す如く、車速カウンタ１２の出力信号１０２と設
定器２９により最下位ビツトが″″１″″或いは″″０
″″に固定された表示レジスタ１４の内容１０３の差を
算出するデジタル減算回路３０と、ヒステリシスの正側
の設定値、例えば＋１ｋｍ／ｈ或いは＋１ｍｉ１ｅ／ｈ
をデジタル設定する第１のデジタル設定回路３２と、ヒ
ステリシスの負側の設定値、例えば−１ｋｍ／ｈ或いは
−１ｍｉ１ｅ／ｈをデジタル設定する第２のデ゛ジタル
設定回路３４と、前記デジタル減算回路３０の減算結果
出力２００に基づき、車速カウンタ１２の出力が表示レ
ジスタ１４の内容より、第１の設定回路３２の正側の設
定値を越えて大きくなつた時出力信号２０２を発生する
第１の比較回路３６と、同じく前記デジタル減算回路３
０の減算結果出力２００に基づき、車速カウンタ１２の
出力が表示レジスタ１４の内容より、第２の設定回路３
４の負側の設定値を越えて小さくなつた時出力信号２０
３を発生する第２の比較回路３８と、前記デジタル減算
回路３０の減算結果の正負に応じて、正の時″″丁″、
負の時″″０″″となる正負信号２０１により、減算結
果が正である場合に開かれて前記第１の比較回路３６の
出力信号２０２を通過させる第１のＡＮＤゲート４０と
、反転器４２で反転された正負信号２０１により、減算
結果が負である場合に開かれて前記第２の比較回路３８
の出力信号２０３を通過させる第２のＡＮＤゲート４４
と、前記第１のＡＮＤゲート４０及び第２のＡＮＤゲー
ト４４の論理和を差有信号１．０４として出力する０Ｒ
ゲート４６とから構成されている。

従つて、このヒステリシス処理回路１６は、車速カウン
タ１２の出力信号１０２と表示レジスタ１４の内容１０
３の差を求め、差が許容範囲にない場合に、差有信号１
０４を″″１″″とするものである。

具体的には、車速カウンタ１２の出力１０２から最下位
ビツトが″″丁″或いは″″０″″に固定された表示レ
ジスタ１４の内容１０３をデジタル減算回路３０で減算
し、その結果と、第１のデジタル設定回路３２で設定さ
れたヒステリシスの正側の設定値、例えば＋１ｋｍ／ｈ
或いは＋１ｍｉ１ｅ／ｈを第１の比較回路３６により比
較し、減算結果が設定値より大である場合比較回路３６
の出力信号２０２を″″丁″とする。又、第２の比較回
路３８においては、デジタル減算回路３０の減算結果と
、第２のデジタル設定回路３４で設定されたヒステリシ
スの負側の設定値、例えば−１ｋｍ／ｈ或いは−１ｍｉ
１ｅ／ＹＩとを比較し、減算結果が設定値より小である
場合に出力信号２０３を″″丁″とする。第１及び第２
の．ＡＮＤゲート４０，４４は、デジタル減算回路３０
の出力の正負によりどちらの比較回路の出力を使うかを
選定するためのものであり、デジタル減算回路３０の減
算結果が正であり、正負信号２０１が″″１″゛である
時、第１のＡＮＤゲート４０が開かノれ、デジタル減算
回路３０の減算結果が負であリ、正負信号２０１が″″
０″″である時、第２のＡＮＤゲート４４が開かれる。
０Ｒゲート４６は前記第１のＡＮＤゲート４０或いは第
２のＡＮＤゲート４４のいずれかの出力が出されている
時に差有信号，１０４を″″丁″とするもので゛ある。

前記零表示判定回路２０は、第２図に示す如く、車速パ
ルス１００及び前記タイミングパルス発生回路２２出力
の初期設定信号１０８の論理和を出力する０Ｒゲート５
０と、前記タイミングパ５ルス発生回路２２出力のクロ
ツタパルス信号１０９により、車速パルス１００の発生
間隔を、前記０Ｒゲート５０の出力によりりセツトされ
るまで゛計数するタイムカウンタ５２と、該タイムカウ
ンタ５２出力のタイムカウンタ値１１０が所定値以上と
なつたときに、零表示信号１０５を前記０Ｒゲート２８
に出力する、前記０Ｒゲート５０出力によりりセツトさ
れる双安定マルチパイプレータ５４と、から構成されて
いる。

従つて、この零表示判定回路２０においては、車速パル
ス１００の発生間隔が、タイムカウンタ５２及び双安定
マルチバイブレータ５４により設定された時間、例えば
、０．２８秒以上になると、双安定マルチバイブレータ
５４出力の零表示信号１０５が″″丁″となり、０Ｒゲ
ート２８を介して表示レジスタ１４及び車速カウンタ１
２をりセツトしてその内容を強制的に０にする。

又、前記タイミングパルス発生回路２２は、同じく第２
図に示す如く、車速パルス１００が入力される双安定マ
ルチバイブレータ６０と、該双安定マルチバイブレータ
６０のＱ端子出力が直接入力されると共に、同じく双安
定マルチパイプレータ６０のＱ端子出力が抵抗６２及び
コンデンサ６４ま介して入力されるＡＮＤゲート６６と
、電源がオンにされたときの初期設定信号１０８を出力
する、抵抗６８、コンデンサ７０、ダイオード７２及び
反転器７４と、クロツクパルス信号１０９を発生する発
振器７６と、該発振器７６の出力が、ＣＰ端子に直接入
力されると共に、分周回路７８を介してＤ端子に入力さ
れるシフトレジスタ８０と、該シフトレジスタ８０の出
力が、直接、及び反転器８２を介して入力され、ラツチ
信号１０６を出力するようにされたＡＮＤゲート８４と
、同じくシフトレジスタ８０の出力が直接、及び反転器
８６を介して入力され、前記ラツチ信号１０６より若干
遅れたタイミングでりセツト信号１０７を出力するよう
にされたＡＮＤゲート８８と、該ＡＮＤゲート８８出力
のりセツト信号１０７、前記ＡＮＤゲート６６の出力及
び前記反転器７４出力の初期設定信号１０８が入力され
、前記分周回路７８にりセツト信号を出力する３入力０
Ｒゲート９０と、前記反転器７４の出力の初期設定信号
１０８及び前記分周回路７８の出力が入力され、前記双
安定マルチバイブレータ６０にりセツト信号を出力する
０Ｒゲート９２とから構成されている。

以下第４図を参照しながら動作を説明する。

車輪の回転に応じて、車速に比例して発生される、第４
図ａに示すような車速パルス１００は、ＡＮＤゲート１
０及び反転器２７を介して車速力ウンタ１２に入力され
、第４図ｂに示すようなタイミングパルス発生回路２２
出力のゲート信号１０１が″１″でＡＮＤゲート１０が
開かれている一定時間Ｔだけ計数される。このときにお
いて、ゲート信号１０１は、車速パルス１００の立上り
と同期して″″丁″となり、一定時間Ｔの間″″丁″を
続けた後″″０″″となるようにされているため、ＡＮ
Ｄゲート１０は車速パルス１００の立上りと同期して開
かれることになり、ゲート信号のタイミングと車速パル
スのタイミングがずれることによつて生ずる計数値のば
らつきを防止できる。又、車速カウンタ１２の入力側に
は反転器２７が設けられ該反転器２７によつて車速パル
ス１００を反転した信号（第３図ｃ）の立上り、即ち、
車速パルス１００の立下りを車速カウンタ１２が計数す
るようにしているため、車速パルス１００とゲート信号
１０１の同期を取ることによつて車速カウンタの計数値
が減少してしまうこともない。ゲート信号］０１が″″
０″″となつた後、タイミングパルス発生回路２２より
、第４図ｄに示すようなラツチ信号１０６がＡＮＤゲー
ト２４に出力される。これと並行して、ヒステリシス処
理回路１６では、車速カウンタ１２の出力信号１０２と
設定器２９により最下位ビツトが″″１″″或いは″″
０″″に固定された表示レジスタ１４の内容１０３の差
を求め、この差が正負いずれかの方向に、第１のデジタ
ル設定回路３２或いは３４で設定された設定値を越えた
時、差有信号１０４を″″丁″とする。

この差有信号１０４は、ＡＮＤゲート２４で前出ラツチ
信号１０６のゲート信号となる。このため差有信号１０
４が″″丁″の時、タイミングパルス発生回路２２より
ラツチ信号１０６に″″１″″が出力されると、ＡＮＤ
ゲート２４の出力が″″丁″となり、表示レジスタ］４
の内容が車速カウンタ１２の出力信号１０２（計数値）
に応じて書き換えられる。一方、車速カウンタ１２の出
力信号１０２と表示レジスタ１４の内容１０３の差が設
定値以上にならない場合には、差有信号１０４が″″０
″″のままであり、ラツチ信号１０６に″″丁″が出力
されても表示レジスタ１４の値は更新されない。従つて
、車速カウンタ１２の出力（計数値）と表示レジスタ１
４の内容の差が、ヒステリシス処理回路１６で設定され
た所定値、例えば±１ｋｍ／ｈ或いは±１ｍｉ１ｅ／ｈ
を越えない場合には、表示レジスタ１４の内容が無用に
変更されることがなく、表示器１８の表示値も一定値に
保持されるので、定速走行時において表示器１８の表示
がちらつくことがない。

一方、加減速時のように、車速カウンタ１２の出力が大
幅に変化している状態においては、ヒステリシス処理回
路１６の出力に応じて表示レジスタ１４の内容が時々刻
々書き換えられるため、加減速時における応答性にも問
題は生じない。又、このときにおいて、設定器２９によ
りヒステリシス処理回路１６に入力される信号１０３の
最下位ビツトが″″丁″或いは″″０″″に固定されて
いるため、実車速度と表示速度の関係は、第１図に実線
Ａで示す状態（表示レジスタの最下位ビツトが″″丁″
のとき）、或いは破線Ｂに示す状態（表示レジスタの最
下位ビツトが″″０″″に固定されたとき）のいずれか
一方のみとなり、いずれの場合においても、最下位ビツ
トの変化によるヒステリシス曲線の転移が防止されるた
め、実車速度と表示速度の差を小とすることができる。

一方、零表示判定回路２０のタイムカウンタ５２には、
車速パルス１００及び初期設定信号１０８が０Ｒゲート
５０を介してりセツト信号として入力されており、該タ
イムカウンタ５２は、第４図ｆに示すように、車速パル
ス１００の発生間隔だけ、タイミングパルス発生回路２
２の発振器７６出力のクロツタパルス信号１０９を計数
して、タイムカウンタ値１１０としている。

車両が微速成いは停止状態となり、タイムカウンタ５２
で計数されたタイムカウンタ値１１０が、双安定マルチ
バイブレータ５４に設定されている所定間隔、例えば０
．２８秒以上になると、第４図ｇに示す如く、双安定マ
ルチバイブレータ５４出力の零表示信号１０５が″″１
″″となり、０Ｒゲート２８及び２６を介して表示レジ
スタ１４及び車速カウンタ１２にりセツト信号として入
力され、表示レジスタ１４及び車速カウンタ１２の内容
が強制的にＯにされる。ここで、零表示判定回路２０の
出力を表示レジスタ］４だけでなく、車速カウンタ１２
にも入力するようにしているのは、微低速時に車速力ウ
ンタ１２の内容と表示レジスタ１４の内容が異なること
によつて生じる表示のちらつきを防止するためである。
このようにして、走行状態から停止したとき、即座に表
示レジスタ］４の内容を０にするこ一とができ、表示器
１８の表示値をＯにすることができる。これに対して従
来は、最悪時、即ちゲート信号１０１が″″丁″となつ
た直後に１ｋｍ／ｈ相当以上の車速パルス１００が入力
され、直ちに車両が停止した場合には、″″１″″とな
つているゲート信号１０１が″″０″″となつて、１ｋ
ｍ／ｈ以上の表示を行ない、更に、ゲート信号が″″丁
″から″″０″″となつた後のラツチ信号１０６の゛″
丁で初めて表示が０ｋｍ／ｈとなつていた。このため、
車両が停止してもすぐには表示の値がＯとならず、違和
感があつたものである。又、この零表示判定回路２０に
より、走行状態から停止したとき、実車速が０であるに
も拘らず、ヒステリシス処理回路１６の設定値以下であ
るため、表示レジスタ］４の内容が０とならず、表示器
１８にＯ以外の表示が定常的に残つてしまうことも防止
できる。第１図における斜線領域Ｃが、この零表示判定
回路によるＯ表示領域である。一方、タイミングパルス
発生回路２２のＡＮＤゲート８４からラツチ信号］０６
に″″１″″が出力された後、ＡＮＤゲート８８により
、第４図ｅに示す如く、りセツト信号１０７に″″丁″
が出力され、０Ｒゲート２６を介して車速カウンタ１２
の内容がＯにりセツトされ、次のゲート時間の車速パル
ス計数に備えられる。

従つて、りセツト信号１０７に″″１″″が出力された
後、車速パルス１００に″″丁″が入力されると、タイ
ミングパルス発生回路２２により、車速パルス１００の
立上りに同期して，ゲート信号１０１が再び″″丁″と
なる。なお、電源オン時においては、前記動作が必ずし
もうまく行なわれない可能性があるため、本実施例にお
いては、初期設定信号］０８により、車速カウンタ１２
、表示レジスタ１４、零表示判定回路２０のタイムカウ
ンタ５２及び双安定マルチバイブレータ５４、タイミン
グパルス発生回路２２の双安定マルチバイブレータ６０
及びシフトレジスタ８０等の初期りセツトを行ない、誤
動作を防止している。

本実施例においては、零表示判定回路が併用されている
ため、車両の停止時に即座に表示値が零となり、違和感
が非常に少ないものであるが、この零表示判定回路を省
略することも勿論可能である。

なお前記実施例においては、車速カウンタにおける最小
計数値が０．５秒Ｋｍ／ｈ単位とされ、又、表示器の最
小単位が１ｋｍ／ｈ単位とされていたため、表示レジス
タよりヒステリシス処理回路に入力される信号の最下位
ビツトのみを固定するようにしていたが、車速カウンタ
の計数値の最小単位が更に小さい場合には、表示器に表
示されない下位ビツトをすべて固定することが可能であ
る。

又、前記実施例においては、ヒステリシス処理回路が、
車速カウンタの出力と表示レジスタの内容の差を求め、
その差が所定値以上であるかを比較器で比較することに
よりヒステリシス処理を行なつているが、ヒステリシス
処理回路の具体的な構成はこれに限定されず、例えば車
速カウンタで実車速を計数した後、その値に＋１（Ｋｍ
／ｈ或いはＭｉｌｅ／ｈ）、０，−１（Ｋｍ／ｈ又はＭ
ｉｌｅ／ｈ）を加算した値を作り出し、これらの３つの
値のいずれかと表示レジスタの内容とが等しいか否かを
比較器で比較し、いずれかの値と等しいときはヒステリ
シス以内と判断し表示レジスタの内容を更新せず、又、
いずれとも等しくなかつた場合は、ヒステリシス範囲外
として表示レジスタの内容を車速カウンタの出力に応じ
て更新することもできる。

この場合には、使用回路数を減少させることができる。
以上説明したとおり、本発明によれば、ヒスアリシス曲
線の転移による表示誤差を防止することができ、実車速
度と表示速度の差を小さくすることができるという優れ
た効果を有する。

【図面の簡単な説明】

第１図は、従来例及び本発明の実施例に係るデジタル表
示式車速計における実車速度と表示速度の関係を示す線
図、第２図は、本発明に係るデジタル表示式車速計の実
施例の全体構成を示すブカツク線図、第３図は、前記実
施例におけるヒステリシス処理回路の構成例を示すプロ
ツク線図、第４図は、前記実施例における各部動作波形
を示す線図である。１０・・・ＡＮＤゲート、１２・・・車速カウンタ、１
１４・・・表示レジスタ、１６・・・ヒステリシス処理
回路、１８・・・表示器、２０・・・零表示判定回路、
２２・・・タイミングパルス発生回路、２４・・・ＡＮ
Ｄゲート、２６，２８・・・０Ｒゲート、２７・・・反
転器、２９・・・設定器。

Claims

【特許請求の範囲】

１所定時間毎に一定ゲート時間開かれるゲート回路と
、車速に比例して発生される車速パルスを、該ゲート回
路が開かれている一定ゲート時間毎に計数する車速カウ
ンタと、該車速カウンタの出力に応じた表示値を次回の
計数が終了する迄保持する表示レジスタと、該表示レジ
スタの内容と車速カウンタの出力を比較し、両者の差が
許容範囲にない場合にのみ、表示レジスタの内容を車速
カウンタの出力に応じて書換えるヒステリシス処理回路
と、前記表示レジスタの内容をデジタル表示する表示器
とを備えたデジタル表示式車速計において、前記表示レ
ジスタよりヒステリシス処理回路に入力される信号の、
表示器に表示されない下位ビットを固定し、該下位ビッ
トの変化によるヒステリシス曲線の転移を防止したこと
を特徴とするデジタル表示式車速計。